半导体器件及其制作方法、存储器、存储系统及电子设备技术方案

本发明专利技术实施例涉及一种半导体器件及其制作方法、存储器、存储系统及电子设备，半导体器件包括：基底，基底表面上凸出形成至少两个间隔设置的鳍片；覆盖鳍片的顶壁和侧壁的栅极层；位于栅极层背离鳍片侧壁的侧表面上的第一绝缘层；以及，位于第一绝缘层背离栅极层的侧表面上的第二绝缘层，其中，第一绝缘层的介电常数小于第二绝缘层的介电常数，从而，在半导体器件中的FinFET尺寸缩小时，能够减小相邻FinFET的栅极之间的寄生电容，进而提高FinFET的产品性能，有利于减小存储器尺寸，并提高存储器性能。储器性能。储器性能。

【技术实现步骤摘要】
半导体器件及其制作方法、存储器、存储系统及电子设备


[0001]本专利技术实施例涉及半导体器件
，具体涉及一种半导体器件及其制作方法、存储器、存储系统及电子设备。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，金属
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氧化物半导体场效应晶体管(Metal
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Oxide
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Semiconductor Field
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Effect Transisto r，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，栅极对沟道的控制能力随之变差，更容易发生所谓的短沟道效应(short
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channel effect s，SCE)。
[0003]因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Field
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Effect Tran本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底，所述基底表面上凸出形成至少两个间隔设置的鳍片；栅极层，覆盖所述鳍片的顶壁和侧壁；第一绝缘层，位于所述栅极层背离所述鳍片侧壁的侧表面上；以及，第二绝缘层，位于所述第一绝缘层背离所述栅极层的侧表面上；其中，所述第一绝缘层的介电常数小于所述第二绝缘层的介电常数。2.根据权利要求1所述的半导体器件，其特征在于，所述第一绝缘层相对于所述基底表面的高度小于所述栅极层相对于所述基底表面的高度。3.根据权利要求1所述的半导体器件，其特征在于，位于相邻两个所述鳍片之间的所述第二绝缘层连接为一整体。4.根据权利要求1所述的半导体器件，其特征在于，位于相邻两个所述鳍片之间的所述第一绝缘层连接为一整体。5.根据权利要求1所述的半导体器件，其特征在于，所述第二绝缘层的厚度小于所述第一绝缘层的厚度。6.根据权利要求1所述的半导体器件，其特征在于，所述第二绝缘层的材料包括氮化硅。7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括设于所述鳍片上的源极和漏极，所述栅极层不覆盖所述源极和所述漏极，且所述源极和所述漏极分别位于所述栅极层的相对两侧。8.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括设于所述鳍片上的轻掺杂源极和轻掺杂漏极，所述栅极层不覆盖所述轻掺杂源极和所述轻掺杂漏极，所述轻掺杂源极和所述轻掺杂漏极分别位于所述栅极层的相对两侧，且所述轻掺杂源极位于所述栅极层与所述源极之间，所述轻掺杂漏极位于所述栅极层与所述漏极之间。9.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括设置于所述基底表面上且位于所述鳍片周边的隔离层，所述隔离层相对于所述基底表面的高度小于所述鳍片相对于所述基底表面的高度。10.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述栅极层和所述鳍片之间的栅绝缘层。11.根据权利要求1所述的半导体器件，其特征在于，在所述基底表面上凸出形成多个间隔设置的鳍片时，所述多个间隔设置的鳍片等间隔分布。12.一种半导体器件的制作方法，其特征在于，包括：形成基底，所述基底表面上凸出形成至少两个间隔设置的鳍片；形成覆盖所述鳍片的顶壁和侧壁的栅极层；在所述栅极层背离所述鳍片侧壁的侧表面上形成第一绝缘层；在所述第一绝缘层背离所述栅极层的侧表面上形成第二绝缘层，所述第一绝缘层的介电常...

【专利技术属性】
技术研发人员：颜丙杰，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：