半导体装置制造方法及图纸

本实用新型专利技术提供一种于其邻近区域具低介电常数材质的半导体装置。包括：一装置，包括一栅极，于该基底上；一导电插栓，邻近该栅极且与该装置产生电性连接；以及一低介电常数材质，设置于该栅极与该导电插栓之间，以降低其寄生电容。由此，可制作出高密度且不致降低操作速度的装置。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术是有关于一种半导体装置，特别是有关于一种于半导体基底的镶嵌式结构。
技术介绍
自从半导体装置在数十年前第一次问世以来，其组件尺寸即不断地向下微缩。目前的芯片制程设备可量产0.18微米，甚至0.15微米尺寸的装置，而下一世代的设备，将可很快地量产更微尺寸的装置。然而，由于组件尺寸的微缩，也使各种问题因应而生，例如，通道长度的缩短，虽一方面可达到降低通道电阻的效果，但另方面，则会产生短通道效应的问题。此外，由于组件尺寸的微缩，各种寄生组件产生的比例相对提高，例如，在一MOS晶体管中，源/漏极的接合电容会因此升高，影响操作速度。另一方面，栅极与用来连接晶体管的邻近导电插栓之间寄生电容的增加尚未被视为是问题，但根据本技术人的研究，此寄生电容的增加将会成为装置在极度缩小化过程中的一大瓶颈。此外，由于两邻近的连接插栓在位置上相当接近，彼此之间的寄生电容亦会增加。习知技术中已有述及降低源/漏极接合电容的方法，但尚未解决有关于栅极与导电插栓或相邻导电插栓之间寄生电容的问题，例如，美国专利第6,383,883号中所揭示利用双重布植以降低源/漏极接合电容的方法，或如美国专利第6,198,142号中所揭示一种极小接合电容的MOS晶体管，或再如美国专利第6,570,217号中所揭示降低接合电容的方法，其提供一具有一凹槽的硅基底，该凹槽位于MOS晶体管通道区的下方。本技术成功降低了栅极与连接插栓之间以及两相邻连接插栓之间的寄生电容，使装置的极度缩小化，得以持续进行。当其通道长度下降至0.13微米或更小的深次微米装置，致使RC延迟大幅增加时，本技术的改善效果即会显得格外重要。
技术实现思路
有鉴于此，本技术的目的在于提供一种具有一深次微米信道长度的半导体装置。本技术的另一目的在于提供一种深次微米的装置，可解决栅极与连接插栓之间寄生电容的问题。本技术的另一目的在于提供一种深次微米的装置，可解决两相邻连接插栓之间寄生电容的问题。为达成上述目的，在邻近该半导体装置的区域设置一低介电常数材质，该低介电常数材质是设置于栅极与导电插栓之间或两空间上邻近的导电插栓之间，以降低寄生电容。尽管低介电常数材质已被广泛使用于内联机之间，以降低RC延迟，但至今并未见于使用在上述所陈的位置。目前，设置于该位置的绝缘材质，是氧化硅或相关的硅化玻璃如介电常数值介于3.9～4.2的硼磷硅玻璃。为达成上述目的，本技术提供一种半导体装置，包括一基底；一装置，包括一栅极，于该基底上；一导电插栓，邻近该栅极且与该装置产生电性连接；以及一低介电常数材质，设置于该栅极与该导电插栓之间。本技术另提供一种半导体装置，包括一基底；两空间上邻近的装置，于该基底上，并以该等装置间的一隔离组件隔离；两邻近的导电插栓，设置于上述两空间上邻近的装置之间，并分别与每一装置产生电性连接；以及一低介电常数材质，设置于上述两邻近连接插栓之间。附图说明图1是根据本技术的第一实施例，一半导体装置的剖面示意图，一低介电常数绝缘层设置于栅极与相邻的连接插栓之间，以降低寄生电容。图2是根据本技术的第二实施例，一半导体装置的剖面示意图，一低介电常数绝缘层设置于两相邻的连接插栓之间，以降低寄生电容。符号说明100～基底；110～浅沟槽隔离区；120、120a、120b～MOS晶体管；122～栅极；124～源/漏极区；126～闸介电层；128～间隙壁；130～缓冲层；140～低介电常数介电层；150、150a、150b～接触开口；160、160a、160b～导电插栓；d1～122与160的间距；d2～160a与160b的间距。具体实施方式为让本技术的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下在本说明书中，例如，“覆盖该基底”，“该层上”，或“该薄膜上”等的描述，是简单指出与上述各层表面处的相对位置关系，其省略存在于层间的各层，因此，透过上述描述方式，不但可指出与上述各层直接接触的各层，亦可表明一或多层薄层与其非接触的状态。另此处所使用的“低介电常数”一词，表示该介电常数是低于传统氧化硅的介电常数，较佳者为，介电常数低于3.3，更佳者为，低于2.8。实施例1请参阅图1说明本技术的一较佳实施例。如图1所示，提供一具有一场效MOS晶体管120以及一位于晶体管120邻近区域的低介电常数介电层140的半导体基底100。基底100较佳是由晶格排列方向为(100)的P-型单晶硅所构成，且于MOS晶体管120的通道区中可包含缺陷的半导体晶格，以增加驱动电流，例如，成长一可增加迁移率的锗化硅外延层。MOS晶体管120是形成于隔离组件如熟知的浅沟槽隔离区结构110所隔离的主动区中。MOS晶体管120包含一栅极122，于一基底100上，并有一设置于基底100与栅极122之间的闸介电层126，以及一对形成于基底100中，且邻近栅极122的源/漏极区124。栅极122较佳是包含掺杂的多晶硅以及耐高温的金属硅化物，绝缘的间隙壁128是形成于栅极122的侧壁。场效晶体管的制程步骤属于习知技术的范畴，遂不在此赘述。然而，本技术具深次微米信道长度的装置由于有其特殊优点，遂较佳MOS晶体管的尺寸，将描述如下。栅极122的高度，较佳者大体低于3000埃，更佳者大体低于2500埃。栅极122的宽度，较佳者大体低于0.1微米。栅极122的等效厚度，较佳者是与厚度为25埃或更低的传统氧化硅层相同。闸介电层126是由传统氧化硅、高介电常数的氧化硅如氧化钇、氧化镧、氧化铝、氧化锌、氧化铪或其组合以及高介电常数物质所构成。隔离组件110的宽度大体低于1500埃。接下来，为本技术主要技术特征的描述，低介电常数介电层140是形成于MOS晶体管120的邻近区域，较佳者为，低介电常数介电层140与栅极122以及源/漏极区124的距离大体小于200奈米，更佳者为，小于150奈米。使用低介电常数材质并非一新的半导体制造技术，但于MOS晶体管的极邻近区域设置一低介电常数材质，则尚未有此揭示。此低介电常数材质140是用于降低栅极122与邻近的导电插栓160之间的寄生电容，并降低RC延迟，以增进MOS晶体管的表现。此外，低介电常数材质140须填入栅极122与导电插栓160之间的空间区域，至少70％以上，较佳型态为，低介电常数介电层140全面性地沉积覆盖于包括MOS晶体管120的整个基底表面，作为一金属沉积前的介电层(PMD)，尔后，一插栓嵌入于低介电常数材质中，并穿透至源/漏极区124。低介电常数材质140可为含碳或含碳/氧的材质，适合做为低介电常数材质者包括但并不限定为无机的CVD材质如氟硅玻璃，黑钻石(商业名，掺杂碳的硅)，有机旋涂式物质如聚乙烯胺有机聚合物、聚亚芳香醚有机聚合物如熟知的PAE-2TM与FLARETM、聚对二甲苯有机聚合物以及其氟化的类似物，旋涂式玻璃材质如HSQ、碳键结的MSQ以及碳键结的FSQ。例如，FSG可藉使用原料为TEOS，并导入含氟的掺杂气体如四氟化碳的低压化学气相沉积法沉积形成。低介电常数材质140沉积形成的厚度大体介于3000～12000埃，较佳情况为其具有一平坦的上表面。一较佳实施例中，在形成低介电常数介电层140之前，本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于包括：　　　　一基底；　　　　一装置，包含有一栅极于该基底上；　　　　一导电插栓，邻近该栅极且与该装置产生电性连接；以及　　　　一低介电常数材质，设置于该栅极与该导电插栓之间。

【技术特征摘要】
US 2003-8-14 10/640,3121.一种半导体装置，其特征在于包括一基底；一装置，包含有一栅极于该基底上；一导电插栓，邻近该栅极且与该装置产生电性连接；以及一低介电常数材质，设置于该栅极与该导电插栓之间。2.根据权利要求1所述的半导体装置，其特征在于于该栅极与该基底之间，更包括设置有一等效厚度低于25埃的闸介电层。3.根据权利要求1所述的半导体装置，其特征在于该栅极与该导电插栓的间距低于2000埃。4.根据权利要求1所述的半导体装置，其特征在于于该基底与该低介电常数材质之间，更包括设置有一缓冲层。5.根据权利要求4所述的半导体装置，其特征在于该缓冲层的功能是一扩散阻障层，其包含碳氧化硅、...

【专利技术属性】
技术研发人员：胡正明，邓端理，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]