超大规模集成电路静态随机存储器制造技术

在氮气氛中对暴露的壕和栅极区作自对准硅化时全面形成导电的氮化钛层。对该层制作图形以提供有数量级为每方１０欧姆的薄膜电阻的局部互连并允许接触与壕边界有偏差。因局部互连层能从壕向上叠加到场氧化物以对接触孔提供底部接触和护散阻挡层，该孔在以后被穿蚀过层间氧化物。局部互连可实现隐埋接触所能实现的全部及其它功能。在提供快速紧凑的ＳＲＡＭ单元和含有亚微米的、不带有隐埋构造的Ｐ－沟道器件的ＣＭＯＳ方面有优越性。（*该技术在2006年保护过期，可自由使用*）

【技术实现步骤摘要】
本申请是一份在美国的在先申请的部分继续申请，该在先申请是在1986年1月5日递交的，申请号为729，318，尚处于待批状态，(本公司对该申请的编号为TI-11029)，这两个申请为相互有关的申请。本专利技术涉及超大规模集成电路及其制造方法。互连技术在日益成为超大规模集成电路(下文称VLSI)的主要阻碍，特别是采用多个制有图形的多晶硅层或者金属层作互连给蚀刻接触孔和使层间电介质平面化的工艺技术带来很大的压力。然而，由任一附加的互连层所提供的附加的线路安排能力又往往向电路设计人员提供了选择的余地，使其可将电路的布局变得更加紧凑，可将电路特性变得更加完善，和/或可将电路的设计变得更为简便。由于这些原因，人们作了很大的努力来改进工艺方法，以便引入一隐埋接触。隐埋接触法是这样一种工艺，即在该工艺中采用的多晶硅层或金属层为单层，该层不仅可以形成金属氧化物半导体(下文称为MOS)栅极，而且还可以通过采用同一层上的制有图形的其他部分来形成与金属氧化物半导体晶体管(下文称MOS晶体管)的源极区/漏极区的接触。也就是说，同一多晶硅或多晶硅化物(Polycicle)薄膜层在某些部位必须通过一非常薄的、高度完整的栅极氧化物与沟(moat)分开，而在另一些部位必须与重掺杂的沟区形成欧姆接触。这样，就会在加工方法中产生一些问题，主要分三个方面第一，栅极氧化物的完整性变得更加难于保持。第二，由于在多晶硅材料和硅之间的相互扩散使规模受到限制。也就是说，用于使多晶硅导电而掺入的磷通常在接触部位向外扩散到硅衬底上。然而，当器件按比例缩小到一个较小的几何尺寸时，磷扩散会对沟道截止掺杂的大部分进行补偿掺杂，导致有源区域之间的漏电。第三，在互补金属氧化物半导体(下文称CMOS)工艺中，第一接触是非常需要的，但在目前的工艺方法中，未提供任何用于形成与P+沟区的接触的制造方法。不仅有如何避免在N+多晶硅和P1衬底之间出现一个二极管的问题，而且类似于掺杂物向外扩散之类的问题也会在P1衬底的第一接触处引起多晶硅和P沟道金属氧化物半导体(下文称PMOS)衬底之间发生短路。已经有人发表了有关在对源极/漏极作硅化物处理的自对准硅化钛工艺过程中提供一局部互连层的方法的建议，这种自对准硅化钛源极/漏极硅化工艺是在一份美国专利申请中披露的，该申请是在1983年6月5日递交的，申请号为429，0691(本公司对该申请的编号为TI-9596)。为便于参照起见，特在此处引证这项申请。在这种工艺过程中，在全面淀积金属钛后，在氮气氛中对其加热，从而使钛与诸如源/漏区之类的暴露的硅表面起化学反应，或者与暴露的多晶硅线条的上表面起化学反应以形成硅化钛。然后，将不起形成硅化物反应的那部分钛剥去(作为一种例子，可采用湿蚀刻法)。这提供了一种不需任何图形制作步骤的自对准硅化工艺。这种自对准硅化工艺已在集成电路的制造中得到了广泛的运用。先前，根据这种方法提出的局部互连的方案采用附加的制有图形的硅，从而可按需要在场氧化物上提供延伸的导电的硅化物区域，也就是说，在由休伊特·帕卡德公司(HewlettPackard)研制出来的，发表于1984年的IEDM会刊的第118页上的这种方法中(为便于参照起见，特在此处引述这个方法)，在全面淀积钛金属后和在对其加热以便引起硅化反应之前，先在钛金属的上面对一薄的硅层(多晶或非晶体的)作图形化处理。在加上这种硅层的地方，在反应过程中就将形成硅化物，从而就能形成在栅极侧壁氧化物上或场氧化物区域上延伸的硅化物，在得克萨斯仪器公司以前所研制出的一种类似的方法中，使用制成图形的硅带，这种硅带是在加上钛金属之前加上的。然而，所有这些方法都具有局限性，即都需要淀积一层附加层。因此，所有这些方法在工艺方法上都过于复杂。其它的与本申请的审查有关的公开文章，可以在下列论文中找到C.Y.提(C.Y.Ting)撰写的论文，刊登在1984年的IEDM会刊的110页中特别是113页;M.阿尔泼瑞等人(M.Alperin)撰写的论文“大规模集成电路中应用的自对准Ti Si2工艺”，发表在美国电机电子工程师学会的会刊“电子器件”上的、1985年2月号的第141页中。本专利技术在用于源极/漏极(最好还有栅极)硅化处理的自对准直接反应硅化钛工艺中，提供了一种更为简便的形成局部互连的方法。已发现在氮气氛中进行直接反应硅化钛工艺时，在场氧化物上的钛金属层中形成了一层氮化钛(TiN)。因此，在发生硅化物反应之后，没有与硅源接触的、因此也就是没有形成硅化物的那部分淀积钛金属层不象先前人们所认为的那样仅仅是没有起反应的钛金属，还包括大量氮化钛。本专利技术利用这种新发现的氮化钛层来提供一种新的和具有优越性的局部互连方法及结构。在硅化步骤之后，氮化钛层形成图案，然后有选择地，即在不需要的地方，从硅化钛和氧化硅区域中除去氮化层。此后，在较高的温度中(例如是800℃)进行最终的热处理以使硅化钛层中的最终的薄层电阻降低到每方一欧姆以下。在集成电路领域中众所周知氮化钛是导电的，把氮化钛作为接触之中的导电扩散屏障的技术也早已公开，但是在原始申请的申请日之前没有一篇公开发表的文章如同本专利技术那样，讨论过采用氮化钛来提供局部互连。本专利技术提供一种结构，其中，沟对沟的互连利用一非常薄的(例如1000埃)氮化钛层制成。本专利技术至少具有下述优点1.本工艺过程比上面讨论过的制作硅化钛局部互连的方法简单。2.因为氮化钛是非常好的扩散屏障，所以避免了经由硅化物相互扩散的问题。这一点对在CMOS工艺中采用局部互连层连接p1沟区与n+多晶硅栅极或者n+沟区是特别有利的。3.按照本专利技术的氮化钛，用来在n+多晶硅栅极和p型沟区之间提供局部互连是具有极大优越性的。因为从栅极到沟的距离一般来说大大小于从n1到p+的间隔，所以互扩散在此处就是特别突出的问题。4.因为能把氮化钛局部互连层制作得非常非常薄，故后继的非平面化的层所引入的附加的垂直方向构造是微乎其微的。5.因为氮化钛层是如此之薄，所以用来将其除去的蚀刻就不需要是各向异性的，这就进一步简化了工艺过程。6.即便是一非常薄的氮化钛层也能够具备非常低的薄层电阻值，其数量级约为每方5至10欧姆。7.氮化钛局部互连层还能够被用来在接触部位提供一扩散屏障。也就是说，做沟接触的金属能够淀积在氮化钛的顶部而不是直接淀积在硅上，从而有效地阻止了金属和硅之间的互扩散。这样就简化了对互连金属化的选择。特别是，非铝金属化的使用在当前变得越来越普遍了。8.氮化钛叠加在场氧化物上意味着不需要将接触孔与沟的边缘对得很准，接触孔可以叠加到位于场氧化物边缘上表面的氮化钛上。9.本专利技术提供一种导电性能是如此之好的局部互连层，以至于能够在一些应用中不必再用条带，从而就使本专利技术能在某些工艺中省去双层金属(简称DLM)工艺步骤，而不必牺牲速度和面积。10.在线路设计中可以减少第二接触的数目。因为穿过TiN层的独立的互连能够取代一些金属互连。11.本专利技术中的工艺本身适合于共用接触，也就是共用在两个互连层和同一部位的衬底之间的接触。这样就给设计人员带来额外的灵活性。12.采用硅条作局部互连的方法容易在硅条跨越栅极底部的角的地方产生断路，因此为了避免这一点，需要将硅条制得比较厚一点，其厚度在某些工艺中达到2500埃，这样就会降低构形本文档来自技高网...

【技术保护点】
一种静态的随机存取存储器单元，其特征在于，它包括：第一和第二交叉耦合的倒相器，上述每个倒相器含有：－－上拉晶体管－和一下拉晶体管第一和第二存取晶体管，它们可选择地将上述第一倒相器的输出连接到第一位线上，并把上述第二倒相器的上 述晶体管的输出连接到第二位线上其中，上述单元中每个单元里的上述各个下拉晶体管都制在一公共衬底中，并由场隔离区将彼此隔开其中，上述单元之中每个单元里的上述各个上拉晶体管都制在一公共衬底中，并由场隔离区彼此隔开，其中，所有与上述单元 中每个单元相连接的上述各个存取晶体管都一制在一公共衬底中一并且由场隔离区＊相互隔开＊与在上述单个单元里的上述上拉晶体管中的每一个隔开＊与在上述单个单元里的上述下拉晶体管中的每一个隔开。

【技术特征摘要】
US 1985-5-1 729,318;US 1986-3-7 837,6111.一种静态的随机存取存储器单元，其特征在于，它包括第一和第二交叉耦合的倒相器，上述每个倒相器含有--上拉晶体管-和一下拉晶体管第一和第二存取晶体管，它们可选择地将上述第一倒相器的输出连接到第一位线上，并把上述第二倒相器的上述晶体管的输出连接到第二位线上其中，上述单元中每个单元里的上述各个下拉晶体管都制在一公共衬底中，并由场隔离区将彼此隔开其中，上述单元之中每个单元里的上述各个上拉晶体管都制在一公共衬底中，并由场隔离区彼此隔开，其中，所有与上述单元中每个单元相连接的上述各个存取晶体管都一制在一公共衬底中一并且由场隔离区*相互隔开*与在上述单个单元里的上述上拉晶体管中的每一个隔开*与在上述单个单元里的上述下拉晶体管中的每一个隔开2.据权利要求1所述的静态随机存储器单元，其特征在于，该存储器单元进一步包括第一和第二存取晶体管，上述第一和第二存取晶体管分别连接到上述第一和第二倒相器的输出节点上。3.一种静态随机存取存储器单元，其特征在于，该存储器单元包括第一和第二交叉耦合的倒相器，上述每个倒相器含有-一驱动晶体管-和一负载元件第一和第二存取晶体管，它们可选择地将上述第一倒相器的输出连接到第一位线，并将上述第二倒相器的上述晶体管的输出连接到第二位线上;其中，上述单元中每一个单元里上述各个的下拉晶体管都制在一公共衬底中，并由场隔离区相互隔开，其中，所有与上述单元中每个单元相连接的上述各个存取晶体管;-制在一公共衬底中-并且由场隔离区＊相互隔开＊与在上述单个单元里的上述驱动晶体管中的每一个隔开4.据权利要求3所述的静态随机存储器单元，其特征在于，上述负载元件包括一PMOS晶体管。5.据权利要求3所述的存储器单元，其特征在于，上述负载元件包括一非线性的电阻元件。6.据权利要求3所述的存储器单元，其特征在于，上述负载元件包括一个具有多晶体沟道区的有源器件。7.据权利要求3所述的存储器单元，其特征在于，该存储单元进一步包括第一和第二存取晶体管，上述第一和第二存取晶体管分别连接到上述第一和第二倒相器的输出节点上，8.据权利要求7所述的存储器单元，其特征在于，上述负载元件包括一PMOS晶体管，上述驱动晶体管和上述存取晶体管全都包括NMOS晶体管。9.据权利要求7所述的存储器单元，其特征在于，上述负载元件包括一NMOS晶体管，上述驱动晶体管和上述存取晶体管全都包括PMOS晶体管。10.据权利要求7所述的存储器单元，其特征在于，上述负载元件包括一具有多晶体沟道区的有源器件，上述驱动和存取晶体管含有具有晶体沟道区的NMOS晶体管。11、一种静态随机存取存储器单元，其特征在于，该存储单元包括第一和第二交叉耦合的倒相器，上述每个倒相器含有-一上拉晶体管-和一下拉晶体管-上述每个上拉晶体管和上述每个下拉晶体管＊具有一晶体沟道，其源极与一基本上是恒定的电压相连＊和具有一绝缘栅，它电容性地耦合到上述沟道上＊和具有一漏极，上述第一倒相器中的上述上拉晶体管和下拉晶体管中至少一个晶体管的上述栅极通过一局部互连层连接到上述第二倒相器中的上述上拉晶体管和上述下拉晶体管中至少一个晶体管的漏极上，-上述局部互连层具有比上述第一倒相器中上述上拉晶体管的上述栅极厚度小的最小厚度-并且直接与上述栅极和上述漏极形成欧姆接触。12.据权利要求11所述的存储器单元，其特征在于，上述局部互连层-包括相当大百分数的氮化钛。13.据权利要求11所述的存储器单元，其特征在于，上述局部互连层-主要由氮化钛组成。14.据权利要求11所述的存储器单元，其特征在于，上述局部互连层-厚度小于2000埃-薄层电阻小于每方10欧姆。15.据权利要求11所述的存储单元，其特征在于，上述第一倒相器的上述下拉晶体管由场隔离区与上述第二倒相器的上述下...

【专利技术属性】
技术研发人员：罗杰A纳肯，汤姆士C哈罗伟，汤姆士E塔，魏切常，蒙蒂A道格拉斯，里拉雷海特，里查德A查普曼，戴维A比尔，罗伯特格罗夫Ⅲ，
申请(专利权)人：得克萨斯仪器公司，
类型：发明
国别省市：US[美国]