半导体装置及其工作方法制造方法及图纸

一种半导体装置包括具有基底部分、栅极、源极和漏极的ＭＩＳ晶体管；产生加于ＭＩＳ晶体管基底部分的偏压的基底偏压产生电路；设置于ＭＩＳ晶体管的基底部分和基底偏压产生电路之间、且两端电位在ＭＩＳ晶体管工作和非工作时发生变化的电阻。ＭＩＳ晶体管的基底偏压在工作时变浅，而非工作时变深，以自调整形式发生变化。因而，在工作时阈值降低、动作高速，而在非工作时，基底偏压变深而降低截止电流。可构成高速且功耗低的半导体装置。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及带有内含多个MIS晶体管的半导体集成电路的半导体装置，特别是涉及DRAM的使外围电路等的动作高速化以及低功耗的对策。一般说来，MIS晶体管是具有基底部分、栅极、源极和漏极的4端器件。在这种MIS晶体管中，阈值电压(定义为形成沟道所必须加在栅极端上的电压)具有相应于加在基底部分上的电压(即基底偏压)而变的特性。图22给出了一般情况下漏极电流对栅极-基底间电压的变化特性随着基底偏压而变的曲线。图23给出了阈值电压Vt对基底偏压Vsub的变化的一般性的变化特性。在图22中，横轴表示栅极-基底间电压Vgs、纵轴表示漏电流Id，用白圈表示的点上的栅极-基板间电压Vgs相当于阈值电压Vt。如图22和图23所示，一般来说，当基底偏压Vsub变深时(即负向增大时)阈值电压将会变大。此外，在亚微米级的MIS晶体管中，电源电压为3.3V或5V，阈值电压Vt通常设定为0.5V左右。另外，基底偏压Vsub固定为例如-2V或0V。然而，近年来，对半导体装置低功耗的要求日益增长，要做到这一点，降低半导体装置的电源是有效的。但是，降低电源电压后，作为电源电压和晶体管阈值电压之差的晶体管驱动电压也降低了。这将招致降低晶体管和集成电路的动作速度。所以，为了避免动作速度的降低，就必须降低阈值电压，以确保作为电源和阈值电压之差的驱动电压。然而，由于作为低于阈值电压的I-V特性指标的亚阈值不稳参数(漏电流Id变化一位时的栅极电压的变化)从原理上说不可能指望有大幅度的改善，故当仅仅降低阈值电压时，示于图22的特性曲线也仅仅是单纯地移动到左边的特性曲线上去，所以附加电流将由于栅极电压Vgs为0V时的漏极电流Id(即所谓的截止漏电流)呈指数形式的增加而增加，其结果是产生了与降低功耗无关的问题。作为寻求有关降低功耗的技术，有在“93 VLSI Circuit Digest p.81”中所发表的技术。在这一技术中，为使基底偏压变化，附加了新的电路，使得在DRAM中的比如说读出放大器的读出动作时，基底偏压在实际效果上接近于零，以降低晶体管的阈值电压，用这种办法谋求读出动作高速化，而当读出动作结束时，加深基底偏压，以提高晶体管阈值的办法来抑止截止漏流。但是，由于在这种需要另加控制装置的技术中，电路将变得复杂，且为使基底偏压变化要消耗更多的功率，故虽然可以求得高速化，但在有些情况下，却有着反而会使功耗变大之嫌。此外，还有一些技术，比如特开昭63-179576号公报所宣布的那样，通过使源极相对于基底部分的电位与栅极电位同步变化的办法，进行控制，使晶体管在工作时阈值电压降低，晶体管非工作时阈值电压变高以求得与上述文献同样的效果。但是，在这种情况下就需另外增加一个使两电位同步变化的电路，在谋求降低功耗方面并不很有把握。本专利技术着眼于现有技术的基底电流白白流掉这一点，企图利用这一基板电流以达到降低功耗的目的。本专利技术的第1目的在于在内设MIS晶体管的半导体装置中，通过形成经由电阻给要求高速的MIS晶体管的基底部分加上基底偏压的结构，不必另外附加控制装置即可使工作时和非工作时的基底偏压自动地变化，从而求得动作高速化和功耗的降低。本专利技术的第2目的在于提供一种半导体装置，在其中的工作时和非工作时基底电流不同的MIS晶体管中，采取利用基底电流的变化来检测晶体管的动作状况的手段对半导体装置进行精细控制。为了实现上述第1目的，本专利技术的半导体装置的主要结构包括具有基底部分、栅极、源极和漏极的第1MIS晶体管，用以产生加于上述第1MIS晶体管的基板部分的基底偏压的基底偏压产生电路，和介于上述第1MIS晶体管的基底部分与基底偏压产生电路之间、在第1MIS晶体管的工作时和非工作时使其两端电位变化的电阻。这样，上述第1MIS晶体的结构即使得在工作时和非工作时间自调整式地改变基底偏压。应用上述结构，在第1MIS晶体管(即基底偏压自调整型MIS晶体管)中，由于在晶体管不工作时加于晶体管基底部分的基板偏压变深(即负增长)、晶体管的阈值电压变高，所以截止漏电流减少。另一方面，由于当晶体工作且有电流流动时，用由电阻所产生的压降使基底偏压变浅(即接近于零)，使晶体管的阈值电流降低，故动作将变为高速。这样一来，不用设置任何控制装置就可以得到高速且功耗小的半导体装置。在具有上述主要结构的半导体装置中，还可以装设第2MIS晶体管，该晶体管具有基板部分、栅极、源极和漏极，且上述基底部分直接接于上述基底偏压产生电路，在工作时和非工作时基底偏压恒定。应用这种结构，通过预先把基底偏压产生电路产生的电压设定为高，则第2MIS晶体管即基底偏压固定型MIS晶体管的阈值电压恒定为高，在降低截止漏电流的同时还由于不需要电阻而可以保持高集成度。这时，对第1MIS晶体管来说，可以得到与具有上述主要构成的专利技术相同的作用，确保高速性能和低功耗。因此，半导体装置整体的功耗降低了，且可以得到必要的高速性能和高集成度。也可以内设多个上述第1MIS晶体管，并把各第1MIS晶体管的基底部分通过共同的电阻连接到基底偏压产生电路上去。在这种情况下，在把其基底部分接到共用电阻上去的多个第1MIS晶体管之间，即便某一晶体管处于非工作中，但如果别的晶体管正在工作，则非工作中的晶体管的基底偏压也被设定得浅。因而，在这期间对非工作中的晶体管来说截止漏电流的降低作用将会变小，但一般来说。其他晶体管的工作时间与非工作时间相比很短。而工作时的消耗电流比非工作时的截止漏电流至少要大几个数量级。因而，也可以得到某种程度的功耗降低作用，而且构成简洁。在设有具备上述多个第1MIS晶体管的第1集成电路的情况下，希望把第1集成电路做成在DEAM中的要求高速的读出放大器(Sense amplifier)、读出放大器(Read amplifier)、行译码器和列译码器等电路。在这种情况下，可以获得功耗小的半导体装置而不会使这些电路的高速性能受到损害。在设有由有多个第2MIS晶体管并加有上述第1集成路而形成的第2集成电路的情况下，希望把第1集成电路作为半导体存储装置的外图电路，而把第2集成电路作为半导体存储装置的存储单元阵列。要求高速性能的外围电路能确保高速性能和低功耗性。而比起高速性能来更要求集成度的存储单元阵列，其集成度和低功耗性也得以确保。因而，从整体上说确保了半导体装置所必需的功能又降低了功耗。在配置有多个上述第1集成电路的情况下。相应于各个第1集成电路的种类分别预先设定连接到上述各第1集成电路的上述第1MIS晶体管基底部分的上述电阻的电阻值时，最好把各电阻的阻值设定为大于0.1/Isubm，设上述第1集成电路的工作中流过的平均基底电流为Isubm。这样一来，各电路的基底偏压成为与其功能相应的适当值，从而取得集成度、高速性能和低功耗的良好平衡。此外，由于在第1集成电路工作期间，基底偏压至少只变浅0.1V，故动作确实可达到高速。作为上述电阻，至少可以在一个第1MIS晶体管的至少除了源漏之外的活性区和基底主体部分之间设置高电阻。这样，可以维持高集成度而几乎不会招致因电阻引起的半导体装置的面积增大。此外，还减小了用高电阻分割开来的基底电位变化的区域的寄生电容。因而改善了基底偏压的变化对晶体管的通断转换的跟踪性，使晶体管的动作更加高速本文档来自技高网...

【技术保护点】
一种半导体装置，包括： 具有基底部分、栅极、源和漏的第１ＭＩＳ晶体管； 用于产生加于上述第１ＭＩＳ晶体管的基底部分的基底偏压的基底偏压产生电路； 设置于上述第１ＭＩＳ晶体管的基底部分和基底偏压产生电路之间且在第１ＭＩＳ晶体管工作和非工作时两端电位变化的电阻，其中， 上述第１ＭＩＳ晶体管在工作时和非工作时自调整式地改变基底偏压。

【技术特征摘要】
【国外来华专利技术】JP 1993-11-15 284910/931.一种半导体装置，包括具有基底部分、栅极、源和漏的第1MIS晶体管；用于产生加于上述第1MIS晶体管的基底部分的基底偏压的基底偏压产生电路；设置于上述第1MIS晶体管的基底部分和基底偏压产生电路之间且在第1MIS晶体管工作和非工作时两端电位变化的电阻，其中，上述第1MIS晶体管在工作时和非工作时自调整式地改变基底偏压。2.如权利要求1所述的半导体装置，其特征是还包括第2MIS晶体管，该第2MIS晶体管具有基底部分、栅极、源极和漏极，上述基底部分经由非电阻性布线连接到上述基底偏压产生电路上去且基底偏压在工作时和非工作时均固定。3.如权利要求1或2所述的半导体装置，其特征是设有多个上述第1MIS晶体管，且上述各第1MIS晶体管的基底部分经由公共电阻连接到上述基底偏压产生电路上去。4.如权利要求1所述的半导体装置，其特征是具有由多个第1MIS晶体管构成的第1集成电路。5.如权利要求4所述的半导体装置，其特征是上述第1集成电路是读出放大器(SA)、读出放大器(RA)、行译码器、列译码器等高速电路。6.如权利要求4所述的半导体装置，其特征是具备由多个上述第2MIS晶体管构成的第2集成电路。7.如权利要求6所述的半导体装置，其特征是所述半导体装置是半导体存储装置;上述第1集成电路是半导体存储装置的外围电路;上述第2集成电路是半导体存储装置的存储单元阵列。8.如权利要求4所述的半导体装置，其特征是配置有多个上述第1集成电路;相应于上述各第1集成电路的种类预先分别设定与上述各第1集成电路的上述第1MIS晶体管的基底部分相连的上述电阻。9.如权利要求8所述的半导体装置，其特征是设上述第1集成电路在工作期间流过的平均基底电流为Isubm，则上述电阻的阻值预设为大于0.1/Isubm。10.如权利要求1所述的半导体装置，其特征是上述电阻设置在把上述基底偏压产生电路和上述第1MIS晶体管连接起来的布线之中。11.如权利要求1所述的半导体装置，其特征是上述电阻是一个高阻层，该高阻层埋设于半导体基底之内，并设于除至少一个上述基底偏压自调整型MIS晶体管的至少源·漏之外的活性区和基底主体部分之间。12.如权利要求11所述的半导体装置，其特征是至少在上述第1MIS晶体管的源·漏中的沟道一侧的拐角部分和高阻层之间形成由绝缘体构成的隔离层。13.如权利要求1所述的半导体装置，其特征是上述高阻层和基底导电类型相同、但具有大体上近于本征半导体的特性。14.如权利要求1所述的半导体装置，其特征是上...

【专利技术属性】
技术研发人员：平濑顺司，赤松宽范，赤松晋，堀隆，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]