半导体集成电路的制造方法技术

在含有预定导电类型杂质的半导体衬底本体的主表面上形成一个外延层，它含有导电类型与前述杂质相同的杂质而杂质浓度和指定的一种前述杂质的浓度相同。其后，形成一个阱区，其导电类型与上述杂质相同而其杂质浓度沿上述外延层的深度逐渐降低。阱区形成有ＭＩＳＦＥＴ的栅隔离膜。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及到一种制造半导体晶片的工艺、一种半导体晶片、一种制造半导体集成电路器件的工艺、以及一种半导体集成电路器件，更确切地说是涉及到一种可用于所谓“处延片制造工艺”以便在半导体衬底表面上形成外延层的技术、一种处延片、一种采用此外延片制造半导体集成电路器件的工艺、以及一种半导体集成电路器件。外延片是一种在镜面抛光过的半导体镜面晶片的主表面上用外延生长方法形成了一个外延层的半导体晶片。顺便说一下，外延生长方法在例如1983年McGraw-Hill出版并由S.M.Sze主编的“VISI工艺”的P51—74上有所描述。另一方面，在同一出版物的P39—42上，描述了抛光工艺。外延片在抑制软错误和抗闭锁方面性能极好，而且待要制作在外延层上的栅隔离膜的击穿特性特别好以大大降低栅隔离膜的缺陷密度，从而促进了外延片在半导体集成电路器件制造技术中的应用。关于这种外延片，有下列两种技术。日本应用物理学会1991年8月10日发表的“应用物理第60卷第8期”的P761—763上描述了第一种技术。该文描述了一种外延片，其中在p+(或n+)型半导体衬底上形成了一个p(或n)型外延层，该外延层的p(或n)型杂质浓度低于半导体衬底的p(或n)型杂质浓度。在这种情况下所描述的结构中，在外延层中制作了一个称之为“阱”的半导体区并在其上制作了一个MOSFET。由于此时的阱是通过从外延层表面扩散杂质的方法形成的，阱中的杂质浓度分布为表面高而体内低。在例如日本专利公开260832/1989中描述了第二种技术，此技术得到的外延片在p型半导体衬底上有一个p型外延层。此时，形成元件制作用扩散层，从外延层表面延伸到半导体衬底的上部。还描述了一种工艺，其中在形成扩散层时由形成扩散层的杂质对半导体衬底进行掺杂，以致在半导体衬底上生长外延层的同时，半导体衬底上部的杂质可以扩散以形成扩散层。此时的杂质浓度分布被做成具有一高台的曲线，在外延层和半导体衬底交界处有一峰值，以致杂质浓度在外延层表面侧处低，在外延层同半导体衬底交界处高而在半导体衬底内低。根据前述第一技术制造的半导体集成电路器件在性能和可靠性方面是优异的，但由于所用的半导体衬底含有高浓度的杂质(p+型或n+型)而在成本方面存在问题，并且由于在半导体衬底上形成了厚度很大的外延层而价格昂贵。另一方面，根据前述第二技术，用所谓的“上扩散”方法将杂质扩散到半导体衬底上部而形成扩散层。结果，很难确定杂质浓度以致发生扩散层制作精度下降的问题。另一问题是不得不采用所谓的“镜面晶片”来改变LSI(即大规模集成电路)制造工艺。本专利技术的一个目的是提供一种对半导体衬底上带有半导体单晶层的半导体晶片来说价格可以接受的技术。本专利技术的另一目的是提供一种可改善半导体集成电路器件性能和可靠性并降低半导体集成电路器件成本的技术。本专利技术的一个目的是提供一种在半导体衬底上带有半导体单晶层的半导体晶片上可更容易地控制半导体区的形成的技术。本专利技术的目的是提供一种可以采用现成的半导体集成电路器件制造工艺(用所谓“镜面晶片”)的技术。从下述参照附图进行的描述中，可更清楚地看到本专利技术的上述和其它的目的和新颖特征。此处公开的本专利技术的代表性特点将简要描述如下。具体地说，根据本专利技术提供了一种制造半导体晶片的工艺，它包含下列步骤在含有预定导电类型杂质的相对轻掺杂的半导体衬底上形成一个半导体单晶层，其所含杂质的导电类型与上述杂质相同而其浓度与指定的一种上述杂质的浓度相同。根据本专利技术提供了一种制造半导体集成电路器件的工艺，它包含下列步骤制备一个含有预定导电类型杂质的相对轻掺杂的半导体衬底本体，其表面上形成一层导电类型与上述杂质相同而浓度同指定的一种上述杂质相同的半导体单晶层；以及在上述半导体单晶层上形成一个氧化膜。根据本专利技术还提供了一种制造半导体集成电路器件的工艺，它包含下列步骤制备一个含有预定导电类型杂质的相对轻掺杂的半导体衬底本体，其表面上形成一层的导电类型与上述杂质相同而浓度不高于上述半导体衬底本体的半导体单晶层；以及形成一个第一半导体区，该区从上述半导体单晶层表面延伸到上述半导体衬底本体上部，其导电类型与上述杂质相同而杂质浓度沿上述半导体单晶层的深度逐渐降低；以及在上述半导体区上形成一个氧化膜。根据本专利技术还提供了一种半导体集成电路器件制造方法，它在形成上述第一半导体区的步骤中包含用离子将一种杂质掺入到上述半导体单晶层，并接着使上述杂质热扩散的步骤。根据本专利技术还提供了一种半导体集成电路器件制造方法，其特征是上述第一半导体区是一个待用来制作互补MOSFET(金属—氧化物—半导体场效应晶体管)电路(即制作互补MIS[金属—绝缘体—半导体]FET电路)的阱。根据前述的本专利技术半导体晶片制造工艺，无须采用高价的高浓度(p+或n+型)半导体衬底本体，并可减薄半导体单晶层，以致可降低能实现高的元件特性和可靠性的半导体晶片的成本。而且，根据前述的本专利技术半导体集成电路器件制造工艺，借助于在半导体单晶层上形成MOSFET栅隔离膜的方法，可制作具有优良薄膜质量的栅隔离膜，致使栅隔离膜的击穿电压提高以降低隔离膜的缺陷密度。而且，无须使用价高和浓度高的半导体衬底，而半导体单晶层可以减薄以降低具有高的元件特性和可靠性的半导体集成电路器件的成本。而且，根据前述的本专利技术半导体集成电路器件制造工艺，当在半导体衬底中制作阱之类的半导体区时，选定杂质浓度和深度的自由度是如此的高，以致可简化制作的控制。结果，就有可能降低废品，从而改善生产成品率。而且可降低半导体集成电路器件的成本。此外，根据前述的本专利技术半导体集成电路器件制造工艺，半导体单晶层下方半导体衬底本体的杂质浓度被做成高于半导体单晶层的浓度，致使半导体衬底的电阻可相对地降低以改善抗闭锁性。而且，根据前述的本专利技术半导体集成电路器件制造工艺，由于第一半导体区是用离子注入方法和热扩散方法制作的，故当采用半导体衬底本体上带有半导体单晶层的半导体晶片来进行制造时，在设计和制造工艺中无须作任何改变，只要采用与具有所谓“镜面晶片”的半导体集成电路器件相同的方法，就可以制造半导体集成电路器件。根据前述的本专利技术半导体集成电路器件制造工艺，由于将动态随机存取存储器的存储单元制作在带有较少的诸如氧沉淀之类缺陷的半导体单晶层上，就有可能降低存储单元的转移MOSFET源区和漏区中结的漏电流。而且，由于存储单元电容器中的漏电荷可被抑制以延长电荷储存时间，故有可能改善刷新特性。结果就可能改善动态随机存取存储器的性能、可靠性和成品率。而且，根据前述的本专利技术半导体集成电路器件制造工艺，由于静态随机存取存储器的存储单元被制作在带有较少的诸如氧沉淀之类缺陷的半导体单晶层上，就可以降低组成存储单元的MOSFET的源区和漏区中结的漏电流以改善数据保存水平，从而降低数据保存故障百分比。结果就有可能改善静态随机存取存储器的性能、可靠性和成品率。此外，根据前述的本专利技术半导体集成电路器件制造工艺。将可电擦除和数据编程的只读存储器的存储单元制作在带有较少诸如氧沉淀之类缺陷的半导体单晶层上，故可改善数据写入性能并降低数据擦除的分散性。结果就可能改善可电擦除和数据编程的只读存储器的性能、可靠性和成品率。附图说明图1为示出了根据本专利技术一个实施例的半导体集成电路器件主要部本文档来自技高网...

【技术保护点】
一种制造半导体集成电路器件的工艺，它包含下列步骤：制备一个含有预定导电类型杂质的半导体衬底本体，其表面上形成有一层与上述杂质导电类型相同而浓度不高于上述半导体衬底本体的半导体单晶层；形成一个从上述半导体单晶层表面延伸到上述半导体衬底本体上部并具有同上述杂质相同的导电类型且其杂质浓度沿上述半导体单晶层的深度逐渐降低的第一半导体区；以及在上述半导体区上形成一个氧化物膜。

【技术特征摘要】
【国外来华专利技术】JP 1994-7-28 176872/94;JP 1994-10-28 265529/941.一种制造半导体集成电路器件的工艺，它包含下列步骤制备一个含有预定导电类型杂质的半导体衬底本体，其表面上形成有一层与上述杂质导电类型相同而浓度不高于上述半导体衬底本体的半导体单晶层；形成一个从上述半导体单晶层表面延伸到上述半导体衬底本体上部并具有同上述杂质相同的导电类型且其杂质浓度沿上述半导体单晶层的深度逐渐降低的第一半导体区；以及在上述半导体区上形成一个氧化物膜。2.根据权利要求1的半导体集成电路器件制造方法，还包含以下步骤在形成上述第一半导体区的步骤中，用离子对上述半导体单晶层进行掺杂并使上述杂质热扩散。3.根据权利要求2的半导体集成电路器件制造方法，其中所述的第一半导体区是一个待用来形成互补MISFET电路的阱。4.根据权利要求3的半导体集成电路器件制造方法，其中所述的氧化膜是MOSFET的栅隔离膜。5.根据权利要求3的半导体集成电路器件制造方法，其中在形成上述半导体单晶层的步骤中，上述半导体单晶层的厚度制作成不小于上述氧化膜的一半。6.根据权利要求3的半导体集成电路器件制造方法，其中所述的半导体衬底本体和所述的半导体单晶层由p型硅单晶或n型硅单晶构成。7.一种半导体集成电路器件，它包含一个含有预定导电类型杂质的半导体衬底本体；一个形成在上述半导体衬底本体表面上并含有导电类型与上述杂质相同而浓度不低于上述半导体衬底本体中杂质浓度的半导体单晶层；一个其杂质浓度沿上述半导体单晶层的深度逐渐降低并形成为从上述半导体单晶层延伸到上述半导体衬底本体上部的第一半导体区；以及一个形成在上述第一半导体区上的氧化膜。8.根据权利要求7的半导体集成电路器件，其中所述的第一半导体区是一个用来形成互补MOSFET电路的阱。9.根据权利要求8的半导体集成电路器件，其中所述的氧化膜是MISFET的栅隔离膜。10.根据权利要求9的半导体集成电路器件，其中所述的半导体衬底本体和所述的半导体单晶层由p型硅单晶或n型硅单晶构成。11.根据权利要求9的半导体集成电路器件，还包含形成在上述半导体单晶层上的一个动态随同存取存储器的存储单元和外围电路，其中所述的氧化膜是组成上述存储单元和上述外围电路的MISFET的栅隔离膜。12.根据权利要求9的半导体集成电路器件，还包含形成在上述半导体单晶层上的一个静态随机存取存储器的存储单元和外围电路，其中所述的氧化膜是组成上述存储单元和上述外围电路的MISFET的栅隔离膜。13.根据权利要求9的半导体集成电路器件，还包含形成在上述半导体单晶层上的一个能够电擦除和数据编程的只读存储器的存储单元和外围电路，其中所述的氧化膜是组成上述存储单元和上述外围电路的MISFET的栅隔离膜。14.一种制造半导体集成电路器件的工艺，它包含下列步骤制备一个含有预定导电类型杂质的半导体衬底本体，其表面上形成有一层与上述杂质导电类型相同且浓度与指定的一种上述杂质浓度相同的半导体单晶层；以及在上述半导体单晶层上形成一个氧化膜。15.根据权利要求14的半导体集成电路器件制造工艺，还包含下述步骤在上述半导体衬底本体表面的至少一个区域中形成一个重掺杂的半导体区，其导电类型与上述半导体衬底本体的相同而浓度更高。16.根据权利要求15的半导体集成电路器件制造工艺，其中在形成上述半导体单晶层的步骤中，上述半导体单晶层的厚度大于将要在上述半导体衬底本体中形成的互补MOSFET电路制作阱的深度。17.根据权利要求15的半导体集成电路器件制造工艺，还包括形成一个带有用来捕捉金属沾污元素的陷阱区的上述半导体衬底本体的步骤。18.一种半导体集成电路器件，它包含一个含有预定导电类型杂质的半导体衬底本体；一个形成在上述半导体衬底本体表面上并含有导类型与上述杂质相同且浓度同指定的一种上述杂质浓度相同的杂质的半导体单晶层；以及一个形成在上述半导体单晶层上的氧化膜。19.根据权利要求18的半导...

【专利技术属性】
技术研发人员：川越纮人，白须辰美，清田省吾，铃木范夫，山田荣一，杉野雄史，北野学，桜井义彦，长沼孝，荒川久，
申请(专利权)人：川越纮人，白须辰美，清田省吾，铃木范夫，山田荣一，杉野雄史，北野学，桜井义彦，长沼孝，荒川久，
类型：发明
国别省市：JP[日本]