形成半导体器件的场区的方法技术

一种利用适用于一千兆ＤＲＡＭ规模或更大规模的半导体器件的ＳＴＩ（浅槽隔离）结构形成场区的方法。该方法包括：提供半导体衬底；在半导体衬底上形成第一绝缘层，然后形成第二绝缘层；局部除去场区位置的第二绝缘层；以预定深度把杂质离子注入到场区的半导体衬底中；局部腐蚀第一绝缘膜和场区位置的半导体衬底，形成槽；以及局部形成第三绝缘层。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种利用适用于一千兆DRAM规模或更大规模的半导体器件的STI(浅槽隔离)结构形成场区的方法。现已提出来的使场区和半导体形成区即有源区最小化的隔离技术是高集成度半导体器件的最重要技术中的一种。通常使用LOCOS(局部硅氧化)工艺形成半导体器件的场区。形成场区的LOCOS工艺步骤简单，且具有极好地重复性。所以一般用于批量生产中。在用LOCOS工艺形成场区时，在延伸至有源区的场氧化层的边缘部分会产生鸟嘴。众所周知，由于鸟嘴的缘故，减小了有源区，所以LOCOS不适于应用到64兆位DRAM器件规模或更大规模器件。因此，已有一种先进的LOCOS工艺被提出来，该工艺可以在利用常规LOCOS工艺形成场区时，防止产生鸟嘴或除去产生的鸟嘴，减小场区，增大有源区，所以适用于64兆位DRAM器件或256兆位DRAM器件的制造工艺。然而，该先进的LOCOS工艺在制造单元区必须为0.2μm2或更小面积的千兆位DRAM器件时存在一些问题。其一是场区的位置较大。另一个问题是由先进的LOCOS工艺形成的场氧化层形成于硅衬底上，这样便减小了邻近场氧化层的硅衬底的浓度，所以会产生漏电流。因此，由于利用先进的LOCOS工艺会使场区的特性劣化，所以有人建议了一种形成千兆位DRAM器件的场区的STI(浅槽隔离)结构。下面将参照各附图说明本专利技术利用通常专利技术的STI结构。图1a-1f是表示形成半导体器件的场区的常规方法的剖面图。参见图1a，在半导体衬底1上形成氧化垫层2。参见图1b，然后，在氧化垫层2上淀积氮化层3。参见图1c，接着，在淀积了氮化层3后，在氮化层3上涂敷光致抗蚀剂层4，并构图，以确定场区的位置。参见图1d，用已构图的光致抗蚀剂层4作掩模，为了暴露场区位置处的半导体衬底1，选择刻蚀氮化层3和氧化垫层2。参见图1e，腐蚀半导体衬底1的暴露区预定深度，形成槽5。参见图1f，然后，除去光致抗蚀剂层4，并用CVD(化学汽相淀积)氧化层填充槽5。在这种情况下，CVD氧化层作为隔离各形成半导体器件的有源区的场氧化层6。然后，除去氮化层3和氧化垫层2，形成场区。考虑到根据常规方法应用于半导体器件的场区的STI结构，为了器件的高集成度，采用光刻技术在半导体衬底中形成槽，槽中填充CVD氧化层，并形成半导体器件的场区。然而，按形成场区的常规方法，会发生微负载效应(microloading effect)，即晶片边缘部分的腐蚀量不同于晶片中心部分的腐蚀量，很难精确地调节器件密集地形成于其上的单元部分的腐蚀量，和外围电路部分的腐蚀量。结果，既使改变腐蚀速率，也很难准确地调节晶片的边缘部分和中心部分的深度，或单元部分和外围电路部分的深度，所以场区的可靠性变差。因此，本专利技术提出了一种利用适用于一千兆DRAM规模或更大规模的半导体器件的STI(浅槽隔离)结构形成场区的方法。本专利技术的目的是提供一种形成场区的方法，其中，在半导体衬底上形成槽之前，离子注入，然后，准确地腐蚀出预定深度的槽。下面的说明将清楚地显示出本专利技术的其它特点和优点，其中一部分通过下面的说明显现出来，或通过实施本专利技术了解到。由以下的书面说明和权利要求书以及附图所特别指出的结构可以实现本专利技术的目的，并获得其它优点。为了实现本专利技术的这些和其它优点，根据本专利技术的目的，正如所概括和所概要说明的那样，根据本专利技术的包括下列步骤提供半导体衬底；在半导体衬底上形成第一绝缘层，然后形成第二绝缘层；局部除去场区位置的第二绝缘层；以预定深度把杂质离子注入到场区的半导体衬底中；局部腐蚀第一绝缘膜和场区位置的半导体衬底，形成槽；在槽内局部形成第三绝缘层，以构成隔离绝缘层。应该理解，上述一般性的说明和下述详细说明皆是说明性和解释性的，对本专利技术的进一步解释如权利要求书所述。通过结合附图对本专利技术的优选实施例的详细说明，可以更清楚本专利技术的上述目的和其它优点，其中图1a-1f是表示形成半导体器件的场区的常规方法的剖面图；图2a-2g是根据本专利技术的优选实施例的剖面图。下面参照各附图中所示的实例详细说明本专利技术的优选实施例。下面将参照各附图说明根据本专利技术。图2a-2g是根据本专利技术的优选实施例的剖面图。参见图2a，首先，在半导体衬底上形成用作第一绝缘层的氧化垫层11，该区被分成两种区，即，场区F和有源区A。第二，在半导体衬底上沉积用作第二绝缘层的氮化层12，如图2b所示。然后，在氮化层12上涂敷光致抗蚀剂层13，再局部除去场区F上的光致抗蚀剂层13，如图2c所示。接着，利用已构图的光致抗蚀剂层13作掩模，局部除去氮化层12，暴露场区F上的氧化垫层11，如图2d所示。参见图2e，以预定深度，把杂质离子注入到半导体衬底10的场区F。在这种情况下，杂质离子必须注入不小于0.4μm的深度。而且，最好用原子量较大的杂质离子。最好是采用As、In和Sb中的一种。此时，单晶半导体衬底10的晶格结构因离子注入而受到一定程序的损伤，因而变疏松。此时，损伤的半导体衬底的密度达到极限值，受损伤的半导体衬底变成粘附性很差的非晶结构。而且，虽然杂质离子注入后，对半导体衬底进行了退火，以恢复半导体衬底的受损伤区，但对已注入杂质离子处的半导体衬底的腐蚀速率仍与没注入杂质离子的半导体衬底的腐蚀速率不同。参见图2f，利用光致抗蚀剂13作掩模，对氧化垫层11和半导体衬底10皆腐蚀预定深度。在这种情况下，对它们的腐蚀深度必须不小于0.4μm。而且，必须将它们腐蚀至杂质离子注入的深度。在这种情况下，最好采用干法腐蚀工艺。最后，除去其余的光致抗蚀剂层13，利用CVD工艺，在槽中局部形成用作第三绝缘层的CVD氧化层，从而形成场氧化层15，如图2g所示。除去氮化层12和氧化垫层11，由此完成形成场区的工艺步骤。按本专利技术形成半导体器件场区的方法，在半导体衬底的场区中形成槽之前，先将原子量较重(大)的杂质离子(As、In或Sb)注入其中，以便使半导体衬底的晶格结构疏松。最后采用干法腐蚀工艺形成槽。也就是说，将离子扩散动量较小且损伤半导体寸底较重的杂质离子注入半导体衬底中，从而使半导体衬底单晶结构疏松或变成非晶。然后，对它进行干法腐蚀。于是，使单元部分或外围电路部分的腐蚀速率与晶片的边缘部分或中心部分的腐蚀速率相同，减轻微负载效应，从而通过利用适用于千兆DRAM器件的STI结构，提高场区的可靠性。显然，在不脱离本专利技术的精神实质或范围的情况下，本领域的普通技术人员可以针对本专利技术作出各种改型和变化。但是，本专利技术将覆盖这些会落入权利要求书及其延伸的范围内的改型和变化。本文档来自技高网...

【技术保护点】
一种形成半导体器件的场区的方法，包括下列步骤： 提供半导体衬底； 在半导体衬底上形成第一绝缘层，然后形成第二绝缘层； 局部除去场区位置的第二绝缘层； 以预定深度把杂质离子注入到场区的半导体衬底中； 局部腐蚀第一绝缘膜和场区位置的半导体衬底，形成槽； 局部形成第三绝缘层。

【技术特征摘要】
KR 1996-10-25 48257/961.一种形成半导体器件的场区的方法，包括下列步骤提供半导体衬底；在半导体衬底上形成第一绝缘层，然后形成第二绝缘层；局部除去场区位置的第二绝缘层；以预定深度把杂质离子注入到场区的半导体衬底中；局部腐蚀第一绝缘膜和场区位置的半导体衬底，形成槽；局部形成第三绝缘层。2.根据权利要求1的方法，其中所述半导体衬底是硅衬底。3.根据权利要求1的方法，其中所述第一绝缘层由氧化物构成，所述第二绝缘层由氮化物...

【专利技术属性】
技术研发人员：尹康植，
申请(专利权)人：LG半导体株式会社，
类型：发明
国别省市：KR[韩国]