含有逻辑电路和存储电路的半导体器件制造技术

根据本发明专利技术具有主位线和辅助位线的半导体器件能够被高速地访问。在半导体器件中，多个辅助位线中的任何一个被选择性地连接到主位线。主位线１和辅助位线３都形成在相同的绝缘膜２６上。存储单元选择字线８的成行的布线层１５形成在绝缘膜２７上。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别涉及包括逻辑电路和存储电路的半导体器件。近些年来，由于闪速存储器为非易失性半导体存储器，适于提高集成度(增加容量)，因此倍受关注。闪速存储器单元基本上由具有浮栅的存储单元组成。存储单元晶体管的阈值随着所述浮栅中电荷的积累而改变，这意味着存储信息。以此方式，由于闪速存储器中的存储单元基本上由一个存储单元晶体管组成，因此被一个存储单元所占的面积很小；由此提高了集成度。然而，由于闪速存储器仅由一个用做存储单元晶体管的晶体管组成，因此需要很精确地调节存储单元晶体管的阈值。即，在闪速存储器中，由于每个存储单元没有配备选择晶体管，因此需要每个存储单元使用它自己的阈值电压来决定是否被选择。由于此原因，对于简单的每个存储单元来说，根据需要存储的信息(即，逻辑电平‘1’或‘0’)设置‘高阈值’或‘低阈值’是不够的。例如，当将某个逻辑电平(写数据)存储在存储单元时，在该存储单元晶体管被选中时，将该存储单元晶体管的阈值电压设置为等于或高于栅电压。另一方面，当将另一逻辑电平(删除数据)存储在存储单元时，在它被选中时，需要将该存储单元晶体管的阈值电压设置为等于或低于存储单元本文档来自技高网...

【技术保护点】
一种半导体器件，包括一个主位线和连接到多个存储单元的多个辅助位线，所述多个辅助位线中选中的任何一个被连接到所述主位线；所述半导体器件的特征在于使用相同的布线层构成所述主位线和所述多个辅助位线。

【技术特征摘要】
JP 1998-12-9 349883/19981.一种半导体器件，包括一个主位线和连接到多个存储单元的多个辅助位线，所述多个辅助位线中选中的任何一个被连接到所述主位线；所述半导体器件的特征在于使用相同的布线层构成所述主位线和所述多个辅助位线。2.根据权利要求1的半导体器件，其中所述主位线和所述辅助位线都由金属布线形成。3.根据权利要求1的半导体器件，其中每个所述多个存储单元包括浮栅、控制栅和连接到所述辅助位线的扩散层；以及将信号传送到所述控制栅的存储单元选择字线由与所述辅助位线不同的布线层形成；所述半导体器件还包括连接到所述存储单元选择字线的成行的布线层。4.根据权利要求1的半导体器件，其中每个所述多个存储单元包括由第一扩散层、第二扩散层、形成在所述第一和第二扩散层之间的沟道区域上方所形成的浮栅、形成在所述浮栅上的控制栅组成的第一晶体管，由所述第二扩散层、第三扩散层以及形成在所述第二和第三扩散层之间沟道上方的选择栅组成的第二晶体管；所述主位线和所述多个辅助位线都由将信号传送到所述控制栅的存储单元选择字线和将信号传送到所述选择栅的存储单元选择晶体管选择字线所使用的不同布线层形成；以及成行的布线层，连接到各存储单元选择字线和存储单元选择晶体管选择字线，由与所述存储单元选择字线、所述存储单元选择晶体管选择字线以及所述主位线和辅助位线不同的布线层形成。5.一种半导体器件，包括第一和第二扩散层，形成在半导体衬底上；选择晶体管，包括具有相互串联连接在所述第一和第二扩散层之间的浮栅和控制栅的存储单元晶体管以及选择栅；存储单元选择字线，将信号传送到所述控制栅；选择晶体管选择字线，将信号传送到所述选择栅；第一绝缘膜，覆盖所述存储单元晶体管、所述选择晶体管、所述存储单元选择字线以及所述选择晶体管选择字线；第一接触孔，露出形成在第一绝缘膜上的所述第一扩散层的表面；第一导电膜，填充所述第一接触孔并将其连接到所述扩散层；第一导电材料，填充所述第一接触孔并将其与所述扩散层连接；第一和第二成行的布线，沿所述存储单元选择字线和所述存储单元选择晶体管选择字线形成在所述第一绝缘膜上；第二接触孔，形成在所述第一绝缘膜上，将所述第一成行的布线层连接到所述存储单元选择字线上；第三接触孔，形成在所述第一绝缘膜上，将所述第二成行布线层连接到所述存储单元选择晶体管选择字线；第二绝缘膜，覆盖所述第一和所述第二成行布线层；第四接触孔，形成在所述第二绝缘膜上，由此露出所述第一接触孔；第二导电材料，填充所述第四接触孔并将其连接到所述第一导电材料；辅助位线，其形成在第二绝缘膜上，并与所述第二导电材料相连接；主位线，形成在所述...

【专利技术属性】
技术研发人员：新森正洋，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]