多芯片组件制造技术

在母芯片上安装层叠芯片的多芯片组件中，提供芯片尺寸更小的多芯片组件。在母芯片的中央配置数字单元５，在其上安装层叠芯片１０。将模拟单元４配置在母芯片的周围，在模拟单元４和数字单元５之间配置Ｉ／Ｏ单元组２２。连接层叠芯片１０和母芯片１的引线２３和数字布线１２５不与模拟单元４交叉地连接Ｉ／Ｏ单元组２２。由此，减少Ｉ／Ｏ单元区域６中配置的Ｉ／Ｏ单元数目，缩小Ｉ／Ｏ区域，缩小母芯片的尺寸。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及在半导体芯片上安装其他半导体芯片的所谓多芯片组件，特别涉及在包含模拟单元的半导体芯片上安置其他半导体芯片的技术。现有技术半导体集成电路的集成度在年年提高，并且对各种电路进行集成，正在推进多功能化。为了实现更多功能化的半导体芯片，在半导体芯片(在本说明书中特别称为母芯片)上安置其他半导体芯片(在本说明书上称为层叠芯片)的所谓的多芯片组件正在实用化。多芯片组件通过重叠具有完全不同功能的芯片来缩小安装面积，并且通过减少在衬底上安装的芯片个数，可以降低电路的制造成本。作为多芯片组件代表的应用例，可列举出在形成模拟、数字混载的运算电路或用于控制某些特定设备的控制电路的母芯片上，安装用于存储该电路使用的数据的DRAM(动态随机存取存储器)的层叠芯片的情况。但是，目前的半导体芯片大多是模拟单元和数字单元混载的情况。模拟单元是将模拟值的信号用作数据的电路的总称，例如包括锁相环(PLL)、摸/数变换电路、数/模变换电路、相位比较电路等。数字单元是将数字值的信号用作数据的电路的总称，包括由各种逻辑电路构成的运算电路和存储器等。一般地，由于数字电路使用数字信号，在噪声强或微弱信号下也可以动作，所以可以高速动作、消耗功率低。通常的CD播放机和显示器等电子设备的控制，例如电机的转矩控制等，由于通过模拟信号来进行动作控制，所以例如控制电子设备动作的控制电路的输入输出需要模拟信号。因此，将模拟信号输入到这样的控制电路，将模拟信号变换为数字信号，进行各种运算处理，将其结果再次变换成模拟信号并输出到外部。因此，在电子设备的控制电路中大多使用模拟-数字混载的半导体芯片。图5表示现有的多芯片组件，图5(a)表示其平面图，图5(b)表示其剖面图。母芯片101在衬底102上形成电路区域103，电路区域103的一部分成为模拟单元104，而另一部分成为数字单元105。母芯片101的周边部分配置将进行与芯片外部的信号授受的输入/输出单元(以下称为I/O单元)并列配置的I/O单元区域106。I/O单元区域106是多个I/O单元的集合体，各个I/O单元具有连接到模拟单元104和数字单元105的规定电路的布线、缓冲晶体管107、以及用于将它们与外部连接的键合焊盘108。缓冲晶体管107是用于放大(缓冲)内部使用的微弱信号以便输出到外部电路以及保护内部电路避免受到外部输入的信号中混入的噪声的影响而设置的，是与构成电路区域103的元件相比较，具有例如几百倍这样的非常大的尺寸的晶体管。键合焊盘108是用于在未图示的引线框架上引线键合的电极。半导体芯片内使用的所有信号通过I/O区域106与外部进行授受。然后，在电路区域103上涂敷绝缘膜109，在其上安装层叠芯片110。层叠芯片110也有键合焊盘111，用引线112来与I/O单元区域106的键合焊盘108连接，层叠芯片110和电路区域103的规定电路进行连接。例如如图6所示，电路区域103的模拟单元104将数字单元105的数字值的输出通过数/模变换电路121进行模拟变换，将通过I/O单元123向外部输出等的模拟值、例如电压值或电流值用作信号。为了正确地进行此时的信号授受，调整电路之间的阻抗和信号延迟等，将布线124、126的长度和宽度进行最佳化设计。在这样的模拟单元104和布线124、126上交叉层叠芯片110的引线112时，引线112产生的电场成为噪声会传导给模拟单元104，使模拟单元104的工作产生不良，并且有特性恶化的危险。此外，由于从层叠芯片110上连接的I/O单元123配置在多数情况下连接到数字单元105的布线125，所以存在来自布线125的噪声也引起同样的问题的危险。因此，在通常的多芯片组件中，如图5所示，需要将模拟单元4分割配置在电路区域3的四角等，将层叠芯片的引线112配置在没有交叉的位置。如上所述，在层叠芯片和I/O总线之间不能配置模拟单元104的情况成为母芯片的布局设计上的重大限制，要求进一步提高设计自由度。特别是在要配置的模拟单元的面积大、不能分割配置在四角的情况下，不得不放弃多芯片组件化。此外，层叠芯片的引线键合的连接处大多数情况下是母芯片内部的规定电路，母芯片与外部的连接多为被限定在一部分上的电源等。尽管如此，用于引线键合的引线也不能交叉连接，由于需要将引线之间的角度均等地划分，所以所有引线被连接在I/O上的键合焊盘上，成为I/O总线的面积增大的主要因素。I/O总线的面积由于将I/O单元并列配置规定数目，所以需要多芯片组件的外周的长度。因此，无论将电路区域的部分缩小多少，只要不缩短I/O单元的长度，则产生不能将母芯片的面积进行进一步缩小的问题。因此，本专利技术的目的在于提供设计自由度更高、面积更小的多芯片组件。专利技术概述本专利技术是用于解决上述课题的专利技术，是一种多芯片组件，包括具有电路区域和多个键合焊盘的第1半导体芯片；以及具有多个键合焊盘并安装在第1半导体芯片上的第2半导体芯片；将第1和第2半导体芯片的键合焊盘通过引线键合来连接；其中，将第1半导体芯片的键合焊盘的至少一部分配置在电路区域的内部。而且，所述电路区域有模拟单元和数字单元，将在该电路区域的内部配置的至少一个键合焊盘配置在模拟单元和数字单元之间。而且，被重叠安装在第1半导体芯片上的数字单元上。此外，提供一种多芯片组件，包括第1半导体芯片，具有由电路区域、多个I/O单元组成的第1I/O单元组和多个I/O单元组成的第2I/O单元组；以及第2半导体芯片，具有由多个I/O单元组成的第3I/O单元组，并安装在所述第1半导体芯片上；第1I/O单元组的至少一部分用于连接外部电路，而第2I/O单元组和第3I/O单元组连接；其中，将第2I/O单元组的至少一部分配置在电路区域的内部。而且，电路区域有模拟单元和数字单元，将在电路区域的内部配置的I/O单元组的至少一个配置在模拟单元和数字单元之间。而且，被重叠安装在第1半导体芯片上的数字单元上。而且，I/O单元有缓冲晶体管，第2I/O单元组中包含的缓冲晶体管与第1I/O单元组中包含的缓冲晶体管相比尺寸小。附图的简要说明附图说明图1是表示第1实施例的多芯片组件的图。图2是表示第1实施例的母芯片的平面图。图3是表示第2实施例的多芯片组件的图。图4的表示第3实施例的多芯片组件的图。图5是表示现有的多芯片组件的图。图6是多芯片组件的局部放大图。实施例图1表示本专利技术第1实施例的多芯片组件，图1(a)表示其平面图，图1(b)表示其剖面图。母芯片1在衬底2上形成电路区域3，电路区域3的一部分为模拟单元4，不同的一部分为数字单元5。母芯片1的周边部分配置与外部进行信号授受的I/O单元区域6。I/O总线具有由连接到模拟单元4和数字单元5的规定电路的布线、缓冲晶体管7、以及将它们与外部连接的键合焊盘8组成的多个I/O单元。而且，在电路区域3上涂敷绝缘膜9，在其上安装层叠芯片10。层叠芯片10有多个键合焊盘11。以上具有与现有的多芯片组件相同的结构。而且，本实施例的多芯片组件是电子设备的控制电路，例如是仅处理DRAM这种数字电路信号的电路，层叠芯片10是DRAM。本实施例的特征在于，在母芯片1的电路区域3的内部空出规定以上的间隔，将配置了键合焊盘20和缓冲晶体管21的I/O单元组22配置在层叠芯片1本文档来自技高网...

【技术保护点】
一种多芯片组件，包括：具有电路区域和多个键合焊盘的第１半导体芯片；以及具有多个键合焊盘并安装在所述第１半导体芯片上的第２半导体芯片；将所述第１和第２半导体芯片的键合焊盘通过引线键合来连接；其特征在于：将所述第１半导体芯片的键合焊盘的至少 一部分配置在所述电路区域的内部。

【技术特征摘要】
JP 2000-9-21 286322/001.一种多芯片组件，包括具有电路区域和多个键合焊盘的第1半导体芯片；以及具有多个键合焊盘并安装在所述第1半导体芯片上的第2半导体芯片；将所述第1和第2半导体芯片的键合焊盘通过引线键合来连接；其特征在于将所述第1半导体芯片的键合焊盘的至少一部分配置在所述电路区域的内部。2.如权利要求1所述的多芯片组件，其特征在于，所述电路区域有模拟单元和数字单元，将在所述电路区域的内部配置的键合焊盘的至少一个配置在所述模拟单元和数字单元之间。3.如权利要求2所述的多芯片组件，其特征在于，所述第2半导体芯片被重叠安装在所述第1半导体芯片上的所述数字单元上。4.一种多芯片组件，包括第1半导体芯片，具有由电路区域、多个I/O单元组成的第1I/O单元组和多个I/O单元组成的第2I/O单元组；以及第2半导体芯片，具有由多个I/O单元组成的第3I/O单元组，并安装在所述第1半导体芯片上；所述第1I/O单元组的至少一部分用于...

【专利技术属性】
技术研发人员：津田广之，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]