集成电路封装的制作工艺制造技术

一种集成电路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ，ＩＣ）封装及其制作工艺，其特征在于将芯片贴附于基板的表面，或者贴附于一凹陷于基板表层、至少一图案化线路层及多个填充有导电材料的贯孔，使芯片的主动表面上的焊垫可经过贯孔与图案化线路层相电性连接。当应用于球格数组式（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ，ＢＧＡ）封装时，更可将多个焊球分别配置于图案化线路层的多个焊球垫上，使得芯片可依序透过增层电路层的线路层及焊球，而与外界相电性连接。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于一种集成电路(Integrated Circuit，IC)封装及其制作工艺，且特别是有关于一种以增层电路(Build-Up Circuit)取代公知的基板(Substrate)的集成电路封装及其制作工艺。球格数组式(Ball Grid Array，BGA)封装利用焊球(Solder Ball)布满整个基板(Substrate)的底面积的方式，来取代传统的金属导线架(Lead frame)的引脚。其以打线(Wire Bonding)或覆晶(Flip Chip)的方式，将芯片的接点连接至基板上的接点，并利用基板的内部绕线将接点分散至基板表面，再通过导孔(via)连接到基板底面，最后将焊球分别植接(Planting)基板底面的接点。由于球格数组式封装可利用整个基板的底面积作为接点的布置，故具有高脚数(High PinCount)的优势。此外，在回焊(Reflow)作业时，焊球熔解后的表面张力可产生自我校准(Self Alignment)的现象，故焊球的对位精度要求不高，再加上接合强度好、优良的电气特性，使得球格数组式封装成为目前集成电路(IC)封装的主流之一。请参考附图说明图1，其为公知的一种球格数组式封装的剖面图。球格数组式封装100将芯片200的背面贴附于基板110之上，并以打线(WireBonding)方式所形成的导线120，使得芯片200的焊垫(die pad)202与基板110的接点112相电性连接，接着以封装材料130包覆芯片200、导线120及接点112，再分别将焊球(solder ball)140植接于基板110的焊球垫114上，使得芯片200可依序透过导线120、基板110的内部线路116及焊球140，而与外界电路相电性连接。另请参考图2，其为公知的另一种球格数组式封装的剖面图。与图1不同的是，球格数组式封装101利用覆晶(Flip Chip，F/C)的方式，先分别在芯片200的焊垫202上形成凸块(bump)204，并以凸块204直接接合于基板110的接点112，使得芯片200可依序透过凸块204、基板110的内部线路116及焊球140，而与外界电路相电性连接。然而，公知的球格数组式封装中，若利用导线(wire)来连接芯片的焊垫至基板的接点，由于导线的电性阻抗(impedance)较高，将造成信号的时间延迟(time delay of signals)而降低芯片的性能(performance)。此外，若以覆晶的方式来连接芯片的焊垫至基板的接点，则必须额外在芯片的焊垫上形成凸块，并与基板的接点精确对位后相接合，如此将增加制作工艺步骤，而提高制造成本。另外，在球格数组式封装中，由于欲封装的芯片均属于高脚数的芯片，因此无论是利用打线的方式，或是以覆晶的方式来电性连接芯片焊垫与基板的接点，均须使用具有微间距(Fine Pitch)接点的基板，才能符合高脚数芯片的要求。传统印刷电路板(Printed Circuit Board，PCB)的线宽(trace width)约为100微米，而接点与接点的间距(pitch)约为800～1200微米之间，然而，球格数组式封装所使用的微间距接点的基板，其线宽约为30微米，而焊垫与焊垫的间距约为150微米。因此与传统印刷电路板相较之下，此类微间距接点的基板制造成本较高，约略占球格数组式封装制造成本的至少二成以上，而适用于覆晶的封装基板其制造成本则更加昂贵。基于本专利技术的目的，本专利技术提供一种集成电路封装，具有一基板及至少一芯片，其中芯片的背面贴附于基板之上，且芯片的主动表面(Active Surface)具有多个焊垫。此外，此封装还包括一增层电路层，其形成于基板之上，增层电路层具有至少一绝缘层、至少一图案化线路层及多个贯孔，其中绝缘层位于该主动表面及该图案化线路层之间，并且贯孔分别对应焊垫而贯穿绝缘层，并以导电材质填充于贯孔之中，而图案化线路层则透过导电材质与芯片的焊垫相电性连接。当本专利技术的集成电路封装应用于球格数组式封装时，上述的图案化线路层则更具有多个焊球垫，此外，此封装更在图案化线路层上配置有一保护层，其中保护层具有多个开口，用以分别暴露出图案化线路层的焊球垫，另外，此封装更可在上述的焊球垫上分别配置焊球。为让本专利技术的上述目的、特征和优点能够明显易懂，下文特举一较佳实施例，并配合所附图标，作详细说明。如图3B所示，将芯片400贴附于基板310之后，接着形成一绝缘层320于基板310及芯片400之上，同时部分绝缘层320将被填充于芯片400及凹穴314之间，而形成绝缘层320的方法包括以旋转涂布(Spin Coating)、网版印刷(Screen Printing)及滚压涂布(RollerCoating)等方式，且绝缘层320的材质则包括感光介质(Photo-Imageable Dielectric，PID)、玻璃(glass)、树脂(resin)或其它可固化的材质。接着，如图3C所示，在形成绝缘层320之后，形成多个贯孔322于绝缘层320之中，用以暴露出芯片400的焊垫406，其中形成贯孔(via)322的方法则包括感光成孔(Photo-Via)、雷射烧孔(Laser Ablation)及等离子蚀孔(Plasma Etching)等方式。如图3D所示，在绝缘层320及焊垫406之上，全面性形成一薄金属层330，用以作为电镀(Electroplating)用的种子层(Seed Layer)，例如以化学铜形成一铜箔层作为薄金属层330。接着，如图3E所示，例如以电镀的方式，全面性形成一金属层340于薄金属层330之上，同时填充贯孔322。之后，如图3F所示，将金属层340予以平坦化，此时金属层340可约略分成线路层342及填充部344，其中填充部344填满贯孔322，而将金属层340予以平坦化的方法则可以利用化学机械研磨(Chemical Mechanical Polishing，CMP)的方式。在表面平整度要求不高的情况下，此平坦化的流程可以省略。如图3G所示，接着例如以微影蚀刻的方式，移除部分线路层342，通过图案化线路层342，使得图案化的线路层342及绝缘层320构成增层电路层(Build-up Circuit)370，并可重复上述步骤而形成多层增层电路层370，以符合所需的绕线布局设计。在非球格数组式封装时(例如形成的导线接脚直接与具有导线的胶卷型导线(Tape)以导电胶接合)则可省略保护层、焊球垫及焊球制作工艺。当集成电路封装300应用于球格数组式封装时，则如图3H所示，可利用网版印刷、涂布后微影(Photolithography)或是其它的方式，形成一图案化的保护层，例如一焊罩层(Solder Mask)，材质比如为防焊绿漆，用以暴露出部分线路层342而形成焊球垫346。再如图3I所示，分别将焊球360植接(Planting)在对应的焊球垫346上，而完成球格数组式的集成电路封装300。如图3G所示，芯片400的背面404，在与基板310贴合时，虽力求与粘胶410对齐，但不必然要对齐，绝缘层320在未贯孔的部分及金属层340的表面，虽然保持平整对后续制作工艺较为有利，但也不必然都是平整的。再如图3I所示，焊球3本文档来自技高网...

【技术保护点】
一种集成电路封装，其特征在于：至少包括：一基板，具有一第一面；至少一芯片，具有一主动表面及对应的一背面，其中该芯片以该背面贴附于该基板的该第一面，且该芯片更具有复数个焊垫，其为于该芯片的该主动表面；一增层电路层，配置于该基板之上 ，该增层电路层具有至少一绝缘层、至少一图案化线路层及复数个贯孔，其中该绝缘层位于该主动表面及该图案化线路层之间，而该些贯孔分别对应该些焊垫而贯穿该绝缘层，且该些贯孔之中具有一导电材质，而该图案化线路层以该导电材质与该些焊垫相电性连接，且部分该图案化线路层延伸至该芯片的该主动表面上方以外的区域。

【技术特征摘要】
1.一种集成电路封装，其特征在于至少包括一基板，具有一第一面；至少一芯片，具有一主动表面及对应的一背面，其中该芯片以该背面贴附于该基板的该第一面，且该芯片更具有复数个焊垫，其为于该芯片的该主动表面；一增层电路层，配置于该基板之上，该增层电路层具有至少一绝缘层、至少一图案化线路层及复数个贯孔，其中该绝缘层位于该主动表面及该图案化线路层之间，而该些贯孔分别对应该些焊垫而贯穿该绝缘层，且该些贯孔之中具有一导电材质，而该图案化线路层以该导电材质与该些焊垫相电性连接，且部分该图案化线路层延伸至该芯片的该主动表面上方以外的区域。2.如权利要求1所述的集成电路封装，其特征在于其中部分该绝缘层填充于该芯片及该基板之间。3.如权利要求1所述的集成电路封装，其特征在于其中该图案化线路层更具有复数个焊球垫，且该集成电路封装更包括复数个焊球，其分别配置于该些焊球垫之上。4.如权利要求3所述的集成电路封装，其特征在于更包括图案化的一保护层，其配置于该图案化线路层之上，且该保护层具有复数个开口，其分别暴露出该些焊球垫。5.如权利要求1所述的集成电路封装，其特征在于其中该绝缘层的材质包括感光介质、玻璃、树脂及可固化材料其中之一。6.如权利要求1所述的集成电路封装，其特征在于其中该基板更具有一内部线路。7.如权利要求6所述的集成电路封装，其特征在于其中该内部线路与该芯片的该些焊垫相电性连接。8.一种集成电路封装的制作工艺，其特征在于至少包括提供一基板，该基板具有一第一面；提供至少一芯片，该芯片具有一主动表面及一背面，其中该芯片以该背面贴附于该基板的该第一面，且该芯片更具有复数个焊垫，其位于该芯片的该主动表面；形成一增层电路层于该基板之上，其中该增层电路层具有至少一绝缘层、至少一图案化线路层及复数个贯孔，其中该绝缘层位于该主动表面及该图案化线路层之间，而该些贯孔分别对应该些焊垫而贯穿该绝缘层，且该些贯孔之中具有一导电材质，而该图案化线路层以该导电材质与该些焊垫相电性连接，且部分该图案化线路层延伸至该芯片的该主动表面上方以外的区域。9.如权利要求8所述的集成电路封装的制作工艺，其特征在于其中部分该绝缘层填充于该芯片及该基板之间。10.如权利要求8所述的集成电路封装的制作工艺，其特征在于还包括形成复数个焊球垫于该图案化线路层上。11.如权利要求10所述的集成电路封装的制作工艺，其特征在于还包括分别形成数个焊球于该些焊球垫上。12.如权利要求8所述的集成电路封装的制作工艺，其特征在于其中该绝缘层的材质包括感光介质、玻璃及树脂其中之一。13.如权利要求8所述的集成电路封装的制作工艺，其特征在于其中该基板还具有一内部电路。14.如权利要求13所述的集成电路封装的制作工艺，其特征在于其中该内部电路至少与该芯片的该些焊垫的一相电性连接。15.一种集成电路封装，其特征在于至少包括一基板，具有一第一面及至少一凹穴，其中该凹穴凹陷于该基板的该第一面；至少一芯片，具有一主动表面及对应的一背面，其中该...

【专利技术属性】
技术研发人员：陈国祚，宫振越，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]