强电介质存储器制造技术

本发明专利技术公开了一种强电介质存储器，其具有：单元阵列，由具有各强电介质存储元件和与所述强电介质存储元件串联连接的单元选择用晶体管的多个存储单元组成；印记抑制部，设定使各所述存储单元的强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量还要小，抑制印记发生。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及强电介质存储器(ferroelectric random access memory)(FeRAM)；尤其是有关FeRAM存储单元(FeRAM单元)的印记(Imprint)限制。
技术介绍
FeRAM作为低耗电的半导体存储装置，近年来得到迅速研究和开发，例如记载在美国专利US4,873,664(Eaton.Jr)和S.S.Eaton，Jr et al.“AFerroeletric DRAM Cell for High Desity NVRAMs”.ISSCC Digest ofTechnical Papers，pp.130-131，Feb.1988等中。在FeRAM单元中使用的强电介质膜(ferroelectric insulation film)中，外加电场使电荷产生极化(polarization of charges)，呈现外加电压和极化关系的所谓磁滞特性(hysleresis characteristic)。过去，提出各种构成的FeRAM单元方案，有在电极间使用强电介质膜的强电介质电容器C上连接单元选择用MOS晶体管T组成的1个晶体管和1个电容器(1T/1C)型构成的FeRAM单元，和以2个1T/1C型FeRAM单元为1组使用的2T/2C型构成的FeRAM单元等。图31表示作为FeRAM单元一个例子，1个晶体管和1个电容器(1T/1C)型构成的等效电路。在把该FeRAM单元多个配置成行列状的存储单元阵列中，各单元的单元选择用MOS晶体管Tst的漏极被连接到位线上，单元选择用MOS晶体管Tst的栅极被连接到字线WL上，强电介质电容器Cm的一端(板极)被连接到板极线PL上。图32是表示FeRAM单元上使用的强电介质膜的外加电场(外加电压V)和极化量P之间关系(磁滞曲线)的特性图。如从该磁滞特性了解到，在没有于FeRAM单元强电介质电容的强电介质膜上施加电场的状态下，即，在电容器电极间的外加电压V＝0的状态下，通过强电介质膜的残留极化Pr为“正”或为“负”确定的二进制数据被存储在FeRAM单元上。这里，残留极化Pr的“正”、“负”表示在强电介质电容器的板极和位线侧电极之间极化向何方，朝向其一方向，将展现极化的状态定义为“1”，朝向其它的方向，将展现极化的状态定义为“0”。但是，为了谋求如上所述的FeRAM的可靠性的提高，可例举提高FeRAM单元可改写次数，谋求数据的长其保存，谋求提高耐候性，印记的抑制等，但是改善难的一个是印记的抑制。所谓印记是在FeRAM单元上写入数据的状态(强电介质膜极化状态)通过长时间放置，或在FeRAM单元上写入数据的状态下强电介质膜暴露在高温下的情况下，在极化磁畴周围使稳定极化的方向聚集可动的电荷，结果成为在强电介质膜上产生内部电场状态的现象。此外，在FeRAM单元的通常工作中，不发生印记。在强电介质膜上产生的上述内部电场由于是暂时的，所以，尽管印记不是引起称为元件破坏和老化的硬故障的现象，但是，会引起不做与FeRAM单元的存储数据的极化方向相反方向的极化数据正确写入的软故障。这里，具体地对FeRAM单元印记问题进行说明。在FeRAM的制造过程中，例如在晶片阶段进行用于筛分基片区域是正常区域还是故障区域的筛分测试之后，将晶片切断成基片，把各基片封组成封装状态时，和在FeRAM上写入数据的状态下进行出厂测试后把FeRAM焊接在例如应用制品的电路板上时，常常在极化状态下的FeRAM单元上施加200至300℃的高温。在该情况下，产生印记。在图32中，强电介质电容器的残留极化Pr朝向例如定义成存储数据“1”的方向的情况下的磁滞特性用实线表示，在这之后，产生印记情况的磁滞特性用虚线表示。产生印记情况下的磁滞特性偏离中心位置，使是否受到偏压。在象这样的印记产生情况下的磁滞特性中，加速极化状态，转换成反向极化状态变难，反向极化状态读出信号变小，FeRAM单元特性降低。即，在图32中，在读出数据“1”的情况下，表示强电介质电容器的容量C和外加电压V和电荷量Q之间关系(Q＝CV)的直线和磁滞特性的交叉点的读出电位，在磁滞特性为实线A的情况下是a，磁滞特性为虚线B的情况下为b。读出信号量变小。问题在于如上所述的已有的FeRAM，强电介质膜经长时间放置，或暴露在高温下加快引起印记，发生软故障。
技术实现思路
根据本专利技术的一个方面，提供一种强电介质存储器，其具有由具有各强电介质存储元件和与所述强电介质存储元件串联连接的单元选择用晶体管的多个存储单元组成的单元阵列；和设定成使各所述存储单元强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量小，抑制印记发生的印记抑制部。根据本专利技术的另一方面，提供一种强电介质存储器，其具有由具有各强电介质存储元件和与所述强电介质存储元件并联连接的开关用晶体管的多个存储单元组成的单元阵列；和设定成使各所述存储单元强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量小，抑制印记发生的印记抑制部。根据本专利技术的再一方面，提供一种强电介质存储器，其具有与位线连接，放大在所述位线上读出的数据的读出放大器；和由多个存储单元组成的单元块；和在所述读出放大器和所述单元块之间插入到所述位线中的分离用晶体管；所述分离用晶体管在写入时利用栅极控制信号进行控制，使所述单元块侧的位线电位比所述读出放大器侧的位线电位低。附图说明图1是表示本专利技术第1概念的FeRAM一部分的示意性方框图；图2是表示在图1的FeRAM中使用的FeRAM单元的极化状态的例子的磁滞特性曲线图；图3是表示本专利技术第1概念的第1实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；图4是表示使用图3低电压写入电路进行低电压写入的工作一个例子的定时信号图；图5是表示本专利技术第1概念的第2实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；图6是表示使用图5低电压写入电路进行低电压写入的工作一个例子的定时信号图；图7是表示本专利技术第1概念的第3实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；图8是表示使用图7低电压写入电路进行低电压写入的工作一个例子的定时信号图；图9是表示使用图7低电压写入电路进行低电压写入的工作另一个例子的定时信号图；图10是表示多个单位单元串联连接组成的单元块电路图；图11是表示本专利技术第1概念的第4实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；图12是表示本专利技术第1概念的第5实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；图13是表示图11或图12的FeRAM低电压写入工作的一个例子的定时信号图；图14是表示本专利技术第1概念的第6实施例的FeRAM一部分的电路图，尤其是，详细表示图1中的单元阵列11的一部分及其关连的低电压写入电路12及写入/读出电路的电路图；图15是表示本文档来自技高网...

【技术保护点】
一种强电介质存储器，包括： 单元阵列，由具有各强电介质存储元件和所述强电介质存储元件串联连接的单元选择用晶体管的多个存储单元组成； 印记抑制部，设定成使各所述存储单元强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量小，抑制印记的发生。

【技术特征摘要】
JP 2001-3-5 060422/20011.一种强电介质存储器，包括单元阵列，由具有各强电介质存储元件和所述强电介质存储元件串联连接的单元选择用晶体管的多个存储单元组成；印记抑制部，设定成使各所述存储单元强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量小，抑制印记的发生。2.根据权利要求1所述的强电介质存储器，其特征是，所述印记抑制部是这样的低电压写入电路，通过在所述强电介质存储元件上施加比在通常写入时施加的电压低的电压进行写入，以使所述强电介质膜的极化量小。3.根据权利要求1所述的强电介质存储器，其特征是，所述印记抑制部是这样的低电压写入电路，通过在所述强电介质存储元件上施加比所述强电介质存储元件的反抗电压大，并且，施加比所述强电介质存储元件的所述强电介质膜的极化量饱和的饱和电压低的电压进行写入。4.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压。5.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压。6.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。7.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路具有低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。8.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压的第1电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压；施加脉冲电压的第2电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。9.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压的第1电路，对于与所述存储单元连接的位线施加具有所述低电压振幅的脉冲电压；施加脉冲电压的第2电路，对于与所述存储单元连接的板极线施加具有所述低电压振幅的脉冲电压。10.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压的电路，在对于与所述存储单元连接的位线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的板极线施加具有一定的振幅的脉冲电压。11.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压的电路，在对于与所述存储单元连接的位线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的板极线施加具有一定的振幅的脉冲电压。12.根据权利要求2所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压的电路，在对于与所述存储单元连接的板极线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的位线施加具有一定振幅的脉冲电压。13.根据权利要求3所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压分压产生所述低电压；施加脉冲电压的电路，在对于与所述存储单元连接的板极线施加具有所述低电压振幅的电压的状态下，对于与所述存储单元连接的位线施加具有一定振幅的脉冲电压。14.根据权利要求1所述的强电介质存储器，其特征是，各所述存储单元连接到位线和板极线之间。15.根据权利要求1所述的强电介质存储器，其特征是，所述单元选择用晶体管的栅极被连接到字线。16.根据权利要求1所述的强电介质存储器，其特征是，所述强电介质选择元件由强电介质电容器组成。17.一种强电介质存储器，包括单元阵列，由具有各强电介质存储元件和所述强电介质存储元件并联连接的开关用晶体管的多个存储单元组成；印记抑制部，设定成使各所述存储单元强电介质存储元件的强电介质膜的极化量比在通常写入时产生的极化量小，抑制印记的发生。18.根据权利要求17所述的强电介质存储器，其特征是，所述印记抑制部是这样的低电压写入电路，通过在所述强电介质存储元件上施加比在通常写入时施加的电压低的电压进行写入，以使所述强电介质膜的极化量小。19.根据权利要求17所述的强电介质存储器，其特征是，所述印记抑制部是这样的低电压写入电路，通过在所述强电介质存储元件上施加比所述强电介质存储元件的反抗电压大，并且，施加比所述强电介质存储元件的所述强电介质膜的极化量饱和的饱和电压低的电压进行写入。20.根据权利要求18所述的强电介质存储器，其特征是，所述低电压写入电路包括低电压产生电路，使通常写入时的写入电压...

【专利技术属性】
技术研发人员：大脇幸人，堂前须弥子，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]