半导体装置制造方法及图纸

提供一种在各晶面方位上形成的ＭＯＳＦＥＴ都具有良好特性的半导体装置。为此，其构成为，例如，在晶面方位为（１００）的硅衬底（１１）上，在Ｎ型阱区１３ａ的表面上露出（１００）以外的晶面方位。只在包含上述（１００）晶面方位上的沟道形成区的区域上形成低浓度的硅外延生长层（１５）。然后在Ｐ型阱区１３ｂ上形成以该硅外延生长层１５作为沟道部的Ｎ型ＭＯＳＦＥＴ。并在上述Ｎ型阱区１３ａ上形成以该阱区１３ａ的表面部分作为沟道部的Ｐ型ＭＯＳＦＥＴ。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体装置，尤其涉及在高性能、低能耗的LSI(大规模集成电路)等中使用的CMOS(互补金属氧化物半导体)。
技术介绍
迄今为止，为了实现CMOS地高性能化，已公知有形成在沟道部上设置无掺杂外延硅层(硅外延淀积层)的晶体管的技术(例如，可参见K.Noda，T.Uchida，T.Tatsumi，T.Aoyama，K.Nakajima，H.Miyamoto，T.Hashimoto，和I.Sasaki，“0.1μm delta doped MOSFET using postlow-energy implanting selective epitaxy，”Symp.VLSI Tech.Dig.，pp.19-20，1994，(参考文献[1])、或T. Ohguro，H.Haruse，H.Sugaya，S.Nakamura，N.Sugiyama，E.Morifuji，H.Kimijima，T.Yoshimoto，T.Morimoto，H.S.Momose，Y.Katsumata，and H.Iwai，“Silicon epitaxyand its application to RFIC’s，”Electrochemical society proceeding vol.99-18，pp.123-141，1999。(参考文献[2]))。该结构的晶体管已公知不仅具有高的驱动力、良好的亚阈值(sub-threshold)特性，还具有可降低作为微细CMOS问题的栅泄漏电流的效果(例如，可参见H.S.Momose，T.Ohguro，E.Morifuji，H.Sugaya，S.Nakamura，T.Yoshitomi，H.Kimijima，T.Morimoto，F.Matsuoka，Y.Katsumata，H.Ishiuchi，和H.Iwai，“Improvement of direct-tunnelinggate leakage current in ultra-thin gate oxide CMOS with TiN gateelectrode using non-doped selective epitaxial Sichannel technique”，inIEDM Tech.Dig.pp.819-822，December，1999。(参考文献[3]))。图22是作为现有的CMOS的例子，示出上述结构的晶体管的制造方法。首先，如图(a)所示，在通常的(100)晶面方位的硅衬底101的表面部分上形成元件分离区102，画出元件区(N型阱区、P型阱区)103a、103b。然后在该元件区103a、103b的表面上形成12nm厚的硅牺牲氧化膜(图中未示出)，然后分别导入作为杂质的砷和硼，为了得到沟道部所期望的阈值，形成PMOS沟道杂质导入区104a和NMOS沟道杂质导入区104b。接着，剥离上述硅牺牲氧化膜后，作为用来除去上述硅衬底101表面部残留的氧的前处理，在940℃下进行预加热处理。然后，用减压气相淀积(RP-CVD)法在例如800℃下用Si2H4Cl2气体在上述PMOS沟道杂质导入区104a和NMOS沟道导质导入区104b上，分别形成约30mn厚的硅外延生长层105a、105b。该工艺可得到具有十分陡峭的杂质浓度梯度的沟道。然后，如图(b)所示，用炉氧化法进行栅氧化处理，形成预定厚度的栅绝缘膜106a、106b。例如，若进行800℃温度下60分钟的栅氧化处理，可形成5nm厚的氧化膜。通过选择适当的温度和时间，该炉氧化法可实现所期望厚度的栅绝缘膜106a、106b。然后，在上述氧化膜上堆积约250nm厚的多硅膜，之后用各向异性蚀刻构图，分别形成具有所期望栅长的栅极107a、107b。然后，导入预定的杂质，之后例如在氮气气氛中进行1000℃×20秒的热处理，使上述栅极107a、107b中的杂质活化，并在杂质导入区104a、104b的表面部分别形成浅的源·漏区108a、108b。之后，通过分别形成栅侧壁部109a、109b和深的源·漏区110a、110b，完成在沟道部具有上述硅外延生长层105a、105b的PMOS晶体管(p型MOSFET，即P-MOSFET)和NMOS晶体管(N型MOSFET，即n-MOSFET)。接着，用公知技术在上述栅极107a、107b上和上述源·漏区110a、110b的表面部上分别形成硅化物层(图中未示出)，以实现各电极部的低电阻化，之后借助于触点部分与金属布线等连接。在N型MOSFET在(100)晶面方位上形成时，或P型MOSFET在(100)以外的(110)晶面方位等上形成时，都可以得到良好的移动性(mobility)。从这种观点出发，尝试在(100)以外的晶面方位上形成沟道部具有硅外延生长层的MOSFET，如上所述，具有硅外延生长层的沟道结构的MOSFET是用于提高驱动力和得到良好的亚阈值的优选结构，但与(100)面方位上的MOSFET相比可靠性差，栅泄漏电流增大。另外，在(111)晶面方位上有沟道/栅绝缘膜界面的MOSFET，在栅绝缘膜和硅衬底界面上的界面能级多，存在栅绝缘膜中的固定电荷多等的问题。即，与在(100)晶面方位上有沟道/栅绝缘膜界面的MOSFET相比，晶体管的可靠性差。实际上，在具有5nm厚的栅绝缘膜的MOSFET的场合下，与(100)晶面方位上的MOSFET相比，(111)晶面方位上的MOSFET的界面能级密度增加为2.2倍，且阈值电压不稳定，传导性和电流驱动力也不稳定，其偏差大到两倍左右。因此，本专利技术的目的在于提供一种半导体装置，可实现提高(100)以外的晶面方位上设置的MOSFET的可靠性、栅泄漏电流、噪音特性等，在各方位上各特性都良好的MOSFET。专利技术概述为了实现上述目的，本专利技术提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括第一场效应型晶体管，其构成为在沟道形成区上具有外延生长层，且与栅绝缘膜相接的该沟道形成区的表面部分在(100)硅晶面方位上；以及第二场效应型晶体管，其构成为具有无外延生长层的沟道形成区，且与栅绝缘膜相接的该沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上。还提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括第一场效应型晶体管，其构成为具有第一沟道杂质分布，且与栅绝缘膜相接的沟道形成区的表面部分在(100)硅晶面方位上；以及第二场效应型晶体管，其构成为具有第二沟道杂质分布，且与栅绝缘膜相接的沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上。还提供一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括包含与栅绝缘膜相接的沟道形成区的表面部分在具有外延生长层的(100)硅晶面方位上的第一区域、和与栅本文档来自技高网...

【技术保护点】
一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源.漏区，其特征在于该半导体装置包括： 第一场效应型晶体管，其构成为在沟道形成区上具有外延生长层，且与栅绝缘膜相接的该沟道形成区的表面部分在（１００）硅晶面方位上；以及 第二场效应型晶体管，其构成为具有无外延生长层的沟道形成区，且与栅绝缘膜相接的该沟道形成区的表面部分在与（１００）硅晶面方位不同的晶面方位上。

【技术特征摘要】
JP 2001-5-31 165581/20011.一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括第一场效应型晶体管，其构成为在沟道形成区上具有外延生长层，且与栅绝缘膜相接的该沟道形成区的表面部分在(100)硅晶面方位上；以及第二场效应型晶体管，其构成为具有无外延生长层的沟道形成区，且与栅绝缘膜相接的该沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上。2.一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括第一场效应型晶体管，其构成为具有第一沟道杂质分布，且与栅绝缘膜相接的沟道形成区的表面部分在(100)硅晶面方位上；以及第二场效应型晶体管，其构成为具有第二沟道杂质分布，且与栅绝缘膜相接的沟道形成区的表面部分在与(100)硅晶面方位不同的晶面方位上。3.一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括包含与栅绝缘膜相接的沟道形成区的表面部分在具有外延生长层的(100)硅晶面方位上的第一区域、和与栅绝缘膜相接的沟道形成区的表面部分在无外延生长层的与(100)硅晶面方位不同的晶面方位上的第二区域的场效应型晶体管。4.一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括第一场效应型晶体管，其构成为在源·漏区上具有外延生长层，且与硅化物层或金属布线层相接的源·漏区的表面部分在(100)硅晶面方位上；以及第二场效应型晶体管，其构成为具有无外延生长层的源·漏区，且与硅化物层或金属布线层相接的源·漏区的表面部分在与(100)硅晶面方位不同的晶面方位上。5.一种半导体装置，包含这样的场效应型晶体管，即，在半导体衬底上具有借助于栅绝缘膜形成的栅极，与该栅极对置的半导体层成为沟道形成区，夹着该沟道形成区形成源·漏区，其特征在于该半导体装置包括包含与源·漏区的硅化物层或金属布线层相接的表面部分在有外延生长层的(100)硅晶面方位上的第一区域、和与源·漏区的硅化物层或金属布线层相接的表面部分在无处延生长层的与(100)硅晶面方位不同的晶面方位上的第二区域构成的场效应型晶体管。6.如权利要求1～5中任一项所述的半导体装置，其特征在于上述与(100)硅晶面方位不同的晶面方位是(110)、(111)、(113)、(115)、(211)(311)、(511)、(811)、(101)、(011)中的任一个。7.如权利要求1、3、4或5所述的半导体装置，其特征在于上述外延生长层主要由硅构成。8.如权利要求1、3、4或5或所述的半导体装置，其特征在于上述外延生长层主要由硅和锗的混合层构成。9.如权利要求1、2或4所述的半导体装置，其特征在于上述第一场效应型晶体管与上述第二场效应型晶体管是相同导电类型的场效应型晶体管。10.如权利要求1、2或4所述的半导体装置，其特征在于上述第一场效应型晶体管与上述第二场效应型晶体管是相反导电类型的场效应型晶...

【专利技术属性】
技术研发人员：百濑寿代，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]