半导体器件及其制造方法技术

本发明专利技术的半导体器件包括具有主表面的ｐ型硅衬底（１）；在ｐ型硅衬底（１）的主表面上的元件隔离区形成的沟槽（２）；在沟槽（２）的内壁上形成的内壁氧化膜（３）；在内壁氧化膜（３）的表面上形成的氮氧化层（４）；以及埋入沟槽（２）内的隔离氧化膜（５）。在元件隔离区上隔着栅氧化膜（６）形成栅电极（７）。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及，特别是涉及半导体器件中的对元件间进行隔离的元件隔离区的结构及其制造方法。
技术介绍
作为对半导体器件的元件间进行隔离的元件隔离结构，已知有沟槽隔离结构。该沟槽隔离结构通过刻蚀硅衬底形成沟槽，对该沟槽的内壁进行氧化形成内壁氧化膜，然后将氧化膜埋入沟槽内而形成隔离氧化膜。另外，为了提高氧化膜向沟槽内的掩埋特性，也向该氧化膜中添加杂质。这时必须抑制杂质从隔离氧化膜向硅衬底扩散。在半导体器件的制造工艺中，在沟槽隔离形成后必须进行氧化工序。例如，在硅衬底的主表面上形成MOS(金属-氧化物-半导体)晶体管时，在沟槽隔离形成后，对硅衬底的主表面进行热氧化，形成栅氧化膜。这时，氧化剂在沟槽内的氧化硅膜中扩散，与沟槽内壁的硅反应，沟槽内壁被氧化。由此，沟槽内壁的硅变为氧化硅膜。由于当硅变为氧化硅膜时，氧化硅膜的体积比被氧化了的硅的体积增加，所以成为与掩埋在沟槽内的氧化硅膜膨胀的状态等效的状态。因此，沟槽周围的元件形成区受到压缩应力的作用，在硅衬底中产生晶体缺陷。由于这种缺陷的产生，产生了结漏电流增大、半导体器件的功耗增大的问题。另一方面，作为抑制杂质从隔离氧化膜向硅衬底扩散的方法，可以举出在内壁氧化膜形成后，用NO/O2气或NH3气等进行热氮化，或者在内壁氧化膜形成后，用CVD(化学气相淀积)法淀积氮化硅膜的方法。由于利用这些方法能够沿沟槽内壁形成氮化硅层，所以能够抑制杂质从隔离氧化膜向硅衬底扩散。但是，在进行上述热氮化时，在硅衬底与内壁氧化膜的界面上形成氮化硅层，作为元件形成区的一部分的、位于沟槽的上端部附近的硅的主表面也被氮化。因此，当在该主表面上形成栅氧化膜时，就会产生栅氧化膜局部变薄，从而绝缘耐压下降等问题。另外，为了用CVD法在内壁氧化膜上形成氮化硅膜，从而有效地抑制上述的杂质扩散，氮化硅膜的厚度必须在约5nm以上。但是，依靠在沟槽内形成这种氮化硅膜，会产生沟槽的开口宽度变小，向沟槽内掩埋氧化膜时易发生掩埋不良的问题。随着元件微细化的进展，此问题就成为突出的问题。
技术实现思路
本专利技术是为解决以上问题而进行的，其目的在于提供能够抑制因沟槽内壁氧化引起的晶体缺陷的产生、并能抑制栅氧化膜的局部变薄、还能抑制隔离氧化膜掩埋不良的。本专利技术的半导体器件包括具有主表面的半导体衬底；在上述半导体衬底的主表面上的元件隔离区形成的沟槽；在沟槽的内壁上形成的内壁氧化膜；在内壁氧化膜的表面上形成的氮氧化层；以及埋入沟槽内的隔离氧化膜。上述氮氧化层通常是主要具有典型地通过将Si-O键的O(氧原子)置换为N(氮原子)而得到的Si-N键的层，是不含Si-H键的层。借助于形成这种氮氧化层，在后面的工序中进行氧化时能够抑制氧化剂从沟槽内的氧化膜中通过而到达沟槽内壁。还有，即使该氮氧化层的厚度相当薄，也能够抑制杂质扩散。因此，在向隔离氧化膜中添加杂质的场合，也能够抑制杂质从隔离氧化膜向半导体衬底扩散，并且也能够有效地抑制隔离氧化膜的掩埋不良。上述氮氧化层在沟槽内与沟槽内壁隔开并沿沟槽内壁延伸。另外，氮氧化层的厚度最好在0.2nm以上，4nm以下。上述隔离氧化膜最好含有杂质。本专利技术的半导体器件的制造方法包括如下各工序。在半导体衬底的元件隔离区形成沟槽。对沟槽内壁进行氧化形成内壁氧化膜。用游离基氮化法对内壁氧化膜的表面进行氮化形成氮氧化层。向沟槽内埋入隔离氧化膜。借助于这样用游离基氮化法对内壁氧化膜的表面进行氮化，形成氮氧化层，能够将内壁氧化膜表面上的Si-O键的O(氧原子)置换为N(氮原子)，在内壁氧化膜的表面上形成主要具有Si-N键的氮氧化层。据此，可以得到上述的效果。此外，由于该氮氧化层通过上述那样的置换反应形成，所以容易进行氮氧化层厚度的控制，能够使氮氧化层的厚度做得极薄。在采用上述游离基氮化法时，最好使产生氮游离基的等离子体的电子温度低至例如1eV以上，1.5eV以下，形成上述氮氧化层。附图说明图1是本专利技术的一个实施例中的半导体器件的剖面图，是沿图3的I-I线的剖面图。图2是本专利技术的一个实施例中的半导体器件的剖面图，是沿图3的II-II线的剖面图。图3是本专利技术的半导体器件的平面图。图4是示出从内壁氧化膜表面到硅衬底的氮含量分布的图。图5～图15是示出本专利技术的半导体器件的制造工序的第1～第11工序的剖面图。图16是本专利技术中可以使用的游离基氮化装置的剖面图。具体实施例方式下面利用图1～图16对本专利技术的实施例进行说明。图1和图2是本专利技术的一个实施例的半导体器件的剖面图，是分别示出沿图3的I-I线的剖面和沿图3的II-II线的剖面的图。如图1～图3所示，在p型硅衬底(半导体衬底)1的主表面上的元件隔离区形成沟槽隔离区，在被该沟槽隔离区包围的元件形成区上形成MOS晶体管等元件。MOS晶体管具有形成源、漏区的n型杂质区8、9，栅氧化膜6和栅极7。另外，也可在栅极7的侧壁上形成未图示的侧壁绝缘膜。沟槽隔离区包括沟槽2；在沟槽2的内壁上形成的内壁氧化膜3；在内壁氧化膜3的表面上形成的氮氧化层(游离基氮化层)4；以及掩埋在沟槽2中的隔离氧化膜5。氮氧化层4通过对内壁氧化膜3的表面进行游离基氮化而形成。再详细地说，例如可以在Ar气和N2气的混合气的气氛内产生氮游离基，通过将内壁氧化膜3表面上的Si-O键的O(氧原子)置换为N(氮原子)形成氮氧化层4，该氮氧化层4主要具有Si-N键。氮氧化层4只在内壁氧化膜3的表面上形成，内壁氧化膜3的深部或硅衬底1不被氮化。在图4中示出了对内壁氧化膜3进行游离基氮化时的内壁氧化膜3的表面和内部的氮含量的分布。在图4中，0nm的位置相当于p型硅衬底1与内壁氧化膜3的界面，8nm的位置相当于氮氧化层4的表面。如图4所示，可以知道，只在内壁氧化膜3表面的1～2nm的范围内存在氮，在内壁氧化膜3的深处以及p型硅衬底1与内壁氧化膜3的界面上不存在氮。由于如上所述，借助于只对内壁氧化膜3的表面进行氮化来形成氮氧化层4，所以可使氮氧化层4的厚度做得极薄。具体而言，例如可以使氮氧化层4的厚度在0.2nm以上，4nm以下，最好是2nm左右。即使如此减薄氮氧化层4的厚度，在后面的工序中进行氧化时也能抑制氧化剂到达沟槽2的内壁。另外，由于在如上所述的Ar气和N2气的混合气的气氛中形成氮氧化层4，所以氮氧化层4不含Si-H键。因此，不存在因氢原子从氮氧化层4内向MOS晶体管等元件中扩散所引起的问题。如图1和图2所示，氮氧化层4以在沟槽2内与沟槽2内壁隔开并沿沟槽2内壁延伸，覆盖内壁氧化膜3的内表面的方式形成。这样，由于氮氧化层4与沟槽2内壁隔开，并且如上所述，硅衬底1未被氮化，所以位于沟槽2的内壁上端部附近的元件形成区不被氮化。因此，即使在元件形成区上形成栅氧化膜6的场合，也能够阻止栅氧化膜6在沟槽2的内壁上端部附近局部地变薄。具体而言，能够抑制图3的区域10、11内的栅氧化膜6变薄。隔离氧化膜5最好含有用于提高向沟槽2中掩埋的掩埋特性的磷(P)、硼(B)、氟(F)等杂质。据此，在沟槽2的开口宽度被缩小的场合，也能将隔离氧化膜5埋入沟槽2内，也能有效地抑制隔离氧化膜5的掩埋不良。另外，在向隔离氧化膜5中添加上述那样的杂质时，也能借助于形成氮氧化层4，抑制杂质从隔离氧化膜5向硅衬底1扩散。即，本专利技术的氮氧化层4具有作为抑制本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：具有主表面的半导体衬底；在上述半导体衬底的主表面上的元件隔离区形成的沟槽；在上述沟槽的内壁上形成的内壁氧化膜；在上述内壁氧化膜的表面形成的氮氧化层；以及埋入上述沟槽内的隔离氧化膜。

【技术特征摘要】
【国外来华专利技术】JP 2002-7-10 200882/021.一种半导体器件，其特征在于，包括具有主表面的半导体衬底；在上述半导体衬底的主表面上的元件隔离区形成的沟槽；在上述沟槽的内壁上形成的内壁氧化膜；在上述内壁氧化膜的表面形成的氮氧化层；以及埋入上述沟槽内的隔离氧化膜。2.如权利要求1所述的半导体器件，其特征在于上述氮氧化层在上述沟槽内与上述沟槽内壁隔开并沿上述沟槽内壁延伸。3.如权利要求1所述的半导体器件，其特征在于上述氮氧化层的...

【专利技术属性】
技术研发人员：西山雅人，梅田浩司，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]