防止钨插塞腐蚀的方法技术

一种在半导体元件的制作工艺中防止钨插塞腐蚀的方法，其中在基底上已形成有钨插塞，且钨插塞与形成在基底上的导线耦接。然后，利用除电装置处理基底，以除去在导线蚀刻制作工艺中累积在导线表面上的电荷。之后，进行一湿式清洁步骤。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是有关于一种半导体制作工艺，且特别是有关于一种。
技术介绍
随着半导体元件线宽的持续微型化，使得高速、多功能、高元件集成度、低功率消耗及低成本的极大规模集成电路芯片得以大量生产制造。由于半导体元件的微型化及集成度的增加，内联机数目不断地增多，使得芯片表面无法提供足够的表面积来容纳日益增多的内联机。为了解决此项问题，多重金属内联机结构便被提出，而成为集成电路制造技术所必须采取的方式。在多重金属内联机制作工艺中，当金属钨插塞完成后，接着是下一层金属导线的制作。当元件的尺寸(因为内联机造成)较大时，通常导线会将与之接触的下层钨插塞完全覆盖。因此，钨插塞腐蚀所产生的问题，仅在微影步进机发生错误对准，导致图案化的导线层并未对准钨插塞的上方时方才会浮现。然而，当元件的尺寸缩小时，通常导线层并不会完全对准其下方的钨插塞。因此，钨插塞与上层导线的腐蚀问题仍是制作工艺所关切的问题。图1A至图1B为绘示公知一种金属内联机的制作工艺剖面图。图式中包括基底100、内层介电材料102、黏着层104、钨插塞106、金属导线108与图案化光阻层110，其中黏着层104的材料包括氮化钛、钛化钨或其它的阻障材料。在图1A中，内联机的导线108并未完全覆盖下层的钨插塞106。图案化的导线108可能因为错误对准而并未对准钨插塞106或是为了节省芯片面积而故意仅覆盖一部份的钨插塞106。请参照图1B，利用氧电浆蚀刻步骤灰化图案化光阻层110，接着再以清除溶液(Stripping Solution)(例如EKC科技公司的EKC-265TM)，在酸碱值pH为10-12下进行湿式洗净制作工艺，以去除残留的光阻与高分子残留物。由于内联机的导线108并未对准钨插塞106，或是内联机的导线108故意不完全覆盖钨插塞106，而使得钨插塞106的一部份16裸露出来。因此。以清除溶液进行湿式洗净程序，以去除基底100上的光阻与高分子残余物时，清除溶液会腐蚀钨插塞106所裸露出来的部分，而在钨插塞106之中形成一个孔洞112。钨腐蚀，是因为在图案化以形成导线108的蚀刻过程中或是以氧电浆灰化光阻层110的过程中，电荷(“+”)累积在导线108表面所造成。带着电荷的导线108与钨插塞106之间具有很大的电化学势能(Electrochemical Potential)(具有不同电化学势能的两金属层会产生电耦合(Galvanic Couple))，因此，以pH值为10-12的清除溶液处理之后，所裸露的钨金属将氧化成离子态(例如是WO4-2)，而此离子态的钨金属在后续的湿式洗濯步骤中将被移除，而导致钨插塞106中形成孔洞112。由于钨插塞106遭到腐蚀，钨插塞106与图案化的金属导线108的接触面积减小，导线的阻值将会增加，而导致集成电路失效而无法使用。公知解决上述问题的方法，将基底浸泡于一中性溶液(例如电解液)或去离子水中数小时，再以清除溶液进行湿式洗净程序。将基底浸于中性的离子溶液中可以有效去除导线表面所累积的电荷，但是，此方法虽可保护钨插塞防止其发生电化学腐蚀，却会使得钨插塞表面上的内联机的导线腐蚀(亦即导线金属会与中性离子溶液中的盐或电解液反应)。而且，公知的方法中，以中性溶液(例如电解液)或去离子水处理基底的时间不但冗长，将基底进行浸泡步骤之后，还必须额外进行清洗-干燥步骤以去除残留在基底上的溶液(即盐/电解液)。因此，提出一种可以快速且有效的是很重要的。
技术实现思路
有鉴于此，本专利技术提供一种在半导体制作工艺中。此方法的步骤包括提供已形成有一钨插塞的基底，钨插塞与形成在基底上的导线耦接。首先，利用除电装置处理基底，以移除附着在导线表面的电荷，接着再进行公知的湿式清除步骤。而除电装置处理基底的时间为3分钟至6分钟。本专利技术使用除电装置(电离器)去除累积在导线上的电荷，以防止钨插塞发生电化学腐蚀。一旦累积在导线上的电荷去除之后，在后续的湿式清除步骤中钨插塞与导线之间的电化学势能将大幅降低，钨金属不会发生氧化，因此可以保护钨插塞，防止腐蚀的现象。而且，使用除电装置处理基底也不会侵蚀钨插塞上的内联机导线图案，因此，也可以防止导线发生腐蚀的现象。本专利技术另外提供一种半导体元件的制造方法，此方法提供已形成钨插塞的基底，并依序于基底上形成一层金属层与一层图案化光阻层。然后，以图案化光阻层为罩幕，蚀刻金属层以形成导线，此导线并未完全覆盖钨插塞。接着，利用除电装置处理基底，并移除图案化光阻层。而除电装置处理基底的时间为3分钟至6分钟。本专利技术在蚀刻金属层之后，利用除电装置处理基底，而可以除去在导线蚀刻制作工艺中累积在导线与图案化光阻层表面上的电荷，因此在后续的去除图案化光阻层的步骤中，可以避免钨插塞所裸露出来的部分不会氧化而被移除。而且，使用除电装置处理基底也不会侵蚀钨插塞上的内联机导线图案，因此，亦可以防止导线发生腐蚀的现象。本专利技术又提供一种金属内联机的制造方法，此方法提供以形成有钨插塞的基底。然后，依序于基底上形成一层金属层与一层图案化光阻层，并以图案化光阻层为罩幕，蚀刻金属层以形成导线，且导线并未完全覆盖钨插塞。接着，以氧电浆灰化图案化光阻层后，利用除电装置处理基底，以移除附着在导线上的电荷。之后，进行一湿式清洁步骤，移除残留于该基底表面的光阻与高分子残留物。而除电装置处理基底的时间为3分钟至6分钟。本专利技术在形成导线、并利用氧电浆灰化图案化光阻层之后，利用除电装置处理基底，而可以除去在导线蚀刻制作工艺与光阻层灰化制作工艺中累积在导线表面上的电荷，因此在后续的湿式清除步骤中，可以避免钨插塞所裸露出来的部分不会氧化而被移除。而且，使用除电装置处理基底也不会侵蚀钨插塞上的内联机导线图案，因此，亦可以防止导线发生腐蚀的现象。而且，本专利技术直接在蚀刻装置的晶圆装载/卸载区或独立氮气储柜中加装除电装置(电离器)。当金属层蚀刻后，直接将晶圆传送至设置有除电装置的晶圆装载/卸载区或独立氮气储柜中，并以除电装置处理数分钟，就可以达到除去在导线蚀刻制作工艺中累积于导线与图案化光阻层表面上的电荷，并防止钨插塞在后续制作工艺受到腐蚀。因此，本专利技术的制作工艺可以简化半导体金属层的制造程序并且可以节省制造之成本。而且，因为无须更换制作工艺设备或加装昂贵的制作工艺设备，所以可以减少制作工艺的时间与制作工艺设备的成本，并且也可以减少生产线被污染的可能。为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。附图说明图1A至图1B为公知一种金属内联机的制作工艺剖面图；以及图2A至图2D为本专利技术较佳实施例的一种金属内联机之制作工艺剖面图。标示说明100、200基底 102、202内层介电层104、204黏着层106、206钨插塞108、212导线 110、210光阻层112孔洞 208金属层具体实施方式图2A至图2D绘示本专利技术实施例的一种半导体元件的制造流程剖面图。请参照图2A，提供一个基底200，在此基底200上已形成有一层内层介电层202，在此内层介电层202中形成有一层黏着层204与钨插塞206。当然，在此基底200中还形成有其它元件或金属导线，但是为了简化起见，并未绘示于图式中。接着，依序于基底200上形成一层金属层208与本文档来自技高网...

【技术保护点】
一种防止钨插塞腐蚀的方法，其特征在于：该方法包括：提供形成于一基底中的一钨插塞，该钨插塞与该基底上的一导线耦接；利用一除电装置处理该基底；以及进行一湿式清洁步骤。

【技术特征摘要】
1.一种防止钨插塞腐蚀的方法，其特征在于该方法包括提供形成于一基底中的一钨插塞，该钨插塞与该基底上的一导线耦接；利用一除电装置处理该基底；以及进行一湿式清洁步骤。2.如权利要求1所述的防止钨插塞腐蚀的方法，其特征在于该除电装置实质上去除累积于该导线表面上的电荷。3.如权利要求1所述的防止钨插塞腐蚀的方法，其特征在于该除电装置包括电离器。4.如权利要求1所述的防止钨插塞腐蚀的方法，其特征在于利用该除电装置处理该基底的时间包括3～6分钟左右。5.如权利要求1所述的防止钨插塞腐蚀的方法，其特征在于该导线为铝合金导线。6.如权利要求1所述的防止钨插塞腐蚀的方法，其特征在于该导线为铜导线或铜合金导线。7.如权利要求1所述的防止钨插塞腐蚀的方法，其特征在于该除电装置设置于蚀刻装置的晶圆装载/卸载区。8.如权利要求1所述的防止钨插塞腐蚀的方法，其特征在于该除电装置设置于氮气室中。9.一种半导体元件的制造方法，其特征在于该方法包括提供一基底，该基底中已形成有一钨插塞；于该基底上形成一金属层；于该金属层上形成一图案化光阻层；以该图案化光阻层为罩幕，蚀刻该金属层以形成一导线，该导线并未完全覆盖该钨插塞；利用一除电装置处理该基底；以及移除该图案化光阻层。10.如权利要求9所述的半导体元件的制造方法，其特征在于该除电装置实质上去除累积于该导线与该图案化光阻层表面上的电荷。11.如权利要求9所述的半导体元件的制造方法，其特征在于该除电装置包括电离器。12.如权利要求9所述的半导体元件的制造方法，其特征在于利用该除电装置处理该基底的时间包括3～6分钟左右。13.如权利要求9所述的半导体元件的制造方法，其特征在于该导线为铝...

【专利技术属性】
技术研发人员：游宗龙，马思尊，张国华，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]