用于双栅极逻辑器件的中间制品及其制造方法技术

本发明专利技术提供一种双或双重栅极逻辑器件，其具有始终自对准的栅极导体，且其沟道的宽度不变。本发明专利技术还提供一种选择性地蚀刻含锗栅极导体材料，而不明显地蚀刻相邻硅沟道材料的方法。按此方式，栅极导体可被包覆于介电壳中，而不改变硅沟道的长度。此沟道材料可采用单晶硅晶片。自对准的双栅极ＭＯＳＦＥＴ的柱或叠层，利用蚀刻并列重叠的含锗栅极导体区域所形成。栅极导体材料和介电绝缘材料的垂直蚀刻，提供了基本充分的自对准双栅极叠层。本发明专利技术同时提出一种可选择性地蚀刻栅极导体材料，而不蚀刻沟道材料的工艺。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般地涉及形成于体单晶半导体衬底上的半导体器件，更具体而言，涉及具有含锗栅极导体的双栅极逻辑半导体器件以及通过自对准工艺的制造。
技术介绍
对于互补式金氧半集成电路(CMOS IC)，主要的性能因素为速度、功耗以及器件的封装密度。因此，过去数十年来，集成电路制造商的目标集中于降低微电子器件的尺寸。无论是制造商或消费者，都因组件尺寸的缩小而受惠，如成本降低或性能特性提升等。然而，仅仅是IC中组件尺寸的缩小将导致非期望的集成电路性能上的问题。特别是因为器件漏电流的增加，功耗加大，或电路速度降低。影响金氧半场效晶体管(MOSFET)的可靠度问题亦会恶化，包括热载流子退化、栅极氧化层贯穿及电子迁移等。显然，当组件变得更小时，如果工艺不严加控制，这些参数的变化将变大(以百分比而言)。因此，对于这类器件的制造商而言，必须采用新颖设计，并应用更加严格的工艺控制，其将减轻性能和可靠性问题，同时仍提供更高的封装密度。某些平面双栅极MOSFET的制造工艺中的一个特别困难在于，顶和底栅极导体彼此可能无法自对准，可使栅极导体的宽度不一。此类栅极导体的对准偏差以及相关沟道长度的较大偏差会明显限制本文档来自技高网...

【技术保护点】
一种用于双栅极逻辑器件的中间制品，包括：　　　　硅衬底，其具有至少一个主横向表面；　　　　第一层，其包括第一区域和第二区域，所述第一区域包括介电填充材料而所述第二区域顺序包括第一绝缘层、第一含锗栅极导体层、栅极介电层和单晶硅层，所述第一和第二区域位于所述主横向表面上；以及　　　　第二层，其包括第三区域和第四区域，所述第三区域包括第二介电填充材料而所述第四区域包括第二栅极介电层、第二含锗栅极导体层和第二绝缘层，　　　　其中所述第四区域至少部分地与所述第二区域重叠，而所述第三区域至少部分地与所述第一区域重叠。

【技术特征摘要】
US 2001-6-12 09/879,5901.一种用于双栅极逻辑器件的中间制品，包括硅衬底，其具有至少一个主横向表面；第一层，其包括第一区域和第二区域，所述第一区域包括介电填充材料而所述第二区域顺序包括第一绝缘层、第一含锗栅极导体层、栅极介电层和单晶硅层，所述第一和第二区域位于所述主横向表面上；以及第二层，其包括第三区域和第四区域，所述第三区域包括第二介电填充材料而所述第四区域包括第二栅极介电层、第二含锗栅极导体层和第二绝缘层，其中所述第四区域至少部分地与所述第二区域重叠，而所述第三区域至少部分地与所述第一区域重叠。2.如权利要求1所述的用于双栅极逻辑器件的中间制品，其中所述衬底包括外延硅。3.如权利要求1所述的用于双栅极逻辑器件的中间制品，其中所述衬底包括单晶硅。4.如权利要求1所述的用于双栅极逻辑器件的中间制品，其中所述第一和第二含锗栅极导体独立地包括最高达50％的硅。5.一种形成用于双栅极器件的中间结构的方法，包括步骤提供硅衬底，其包括上表面，第一柱和第二柱位于所述上表面上并由空隙隔开，所述第一柱包括从所述上表面起顺序附着的层，该些层包括第一绝缘层、第一锗栅极导体层、第一栅极介电层、硅沟道、第二栅极介电层、第二锗栅极导体层和第二绝缘层，所述第一柱包括顶面，所述第二柱包括第一介电填充层和第二介电填充层，所述第二柱包括顶面，所有所述的层还包括外表面；以及选择性地使所述第一和所述第二锗栅极导体外表面凹陷，而不使所述沟道或所述第一或第二栅极介电外表面或所述第一或第二绝缘层外表面明显凹陷，从而形成第一锗栅极凹陷表面和第二锗栅极凹陷表面。6.如权利要求5所述的形成用于双栅极器件的中间结构的方法，...

【专利技术属性】
技术研发人员：古川俊治，马克黑凯，史蒂文霍尔姆斯，戴维霍雷克，威廉马，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]