半导体结构及改善其ESD与过负荷强度的方法技术

一半导体结构是包含一第一导电型态之一基层（１００，Ⅳ），该第一导电型态之一第一层（１０２，Ⅲ），其是配置于该基层（１００，Ⅳ）之上，并具有低于该基层（１００，Ⅳ）之掺质浓度之一掺质浓度，以及一第二导电型态之一第二层（１０４，Ⅱ），其是为了于该第一导电型态及该第二导电型态之间形成一过渡而与该第一层（１０２，Ⅲ）一起操作。于介于该基层（１００，Ⅳ）及该第一层（１０２，Ⅲ）间之该过渡之一掺杂变量曲线之一行进路线（Ｂ、Ｃ、Ｄ）是加以设定，因此，在一ＥＳＤ例子中，一移动至介于该基层（１００，Ⅳ）及该第一层（１０２，Ⅲ）间之该过渡的一空间电荷区域是延伸到达该基层（１００，Ⅳ）之中。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
专利技术叙述本专利技术是关于一半导体结构、一改善其ESD强度之方法、以及一改善其过负荷强度之方法。本专利技术特别相关于受ESD(electron static discharge，静电放电)危及之半导体装置。而如此受ESD危及之装置则特别是于ESD测试过程中寄生电容(parasitic capacities)较源电容(source capacities)小很多的装置，而伴随着所谓的人体模式HBM(human body model)，则该电容会处于大约100pF的范围内，而这些相关装置中的是高频二极管以及高频双极晶体管。对双极晶体管而言，无论是射极与基极的距离，或是基极与集极之距离，皆代表取决于技术之相关于ESD过负荷之弱点(weak point)。本专利技术是更进一步特别相关于受到因发生过电压(overvoltage)而有之破坏所危急之半导体装置，其中这样一个受到过电压危及之半导体，正如在ESD的例子一样，举例而言，包括高频二设管以及高频双极晶体管。当电压或电流过负荷时，如由于晶体管或有缺陷之RF适应(faulty RF-adaption)所造成者，则主要受到危急的是射极与基极的距离，本文档来自技高网...

【技术保护点】
一种半导体结构，其包括：一第一导电型态之一基层（１００，Ⅳ）；该第一导电型态之一第一层（１０２，Ⅲ），其是配置于该基层（１００）之上，并具有低于该基层（１００，Ⅳ）之掺质浓度之掺质浓度；以及一第二导电型态之一第二层（ １０４，Ⅱ），其是为了于该第一导电型态及该第二导电型态之间形成一过渡而与该第一层（１０２，Ⅲ）一起操作；其中于介于该基层（１００，Ⅳ）及该第一层（１０２，Ⅲ）间之该过渡的一掺质变量曲线（ｄｏｐａｎｔ　ｐｒｏｆｉｌｅ）之一行进路线（Ｂ 、Ｃ、Ｄ、Ｅ、Ｆ）加以设定，因此，在一ＥＳＤ（ｅｌｅｃｔｒｏｎｓｔａｔｉｃ　ｄｉｓｃｈａ...

【技术特征摘要】
DE 2001-5-31 10126627.81.一种半导体结构，其包括一第一导电型态之一基层(100，IV)；该第一导电型态之一第一层(102，III)，其是配置于该基层(100)之上，并具有低于该基层(100，IV)之掺质浓度之掺质浓度；以及一第二导电型态之一第二层(104，II)，其是为了于该第一导电型态及该第二导电型态之间形成一过渡而与该第一层(102，III)一起操作；其中于介于该基层(100，IV)及该第一层(102，III)间之该过渡的一掺质变量曲线(dopant profile)之一行进路线(B、C、D、E、F)加以设定，因此，在一ESD(electron static discharge，静电放电)例子中，一移动至介于该基层(100，IV)及该第一层(102，III)间之该过渡的空间电荷区域是延伸到达该基层(100，IV)之中。2.如权利要求1所述之半导体结构，其中位于该过渡之该掺质变量曲线(B、C、D、E)是为平坦者。3.如权利要求2所述之半导体结构，其中自该基层(100，IV)至该第一层(102，III)之该过渡是加以热处理。4.如权利要求3所述之半导体结构，其中该过渡之该热处理是于1150℃下执行约60分钟。5.如权利要求2至4其中一项所述之半导体结构，其中该掺质变量曲线(B、C、D)会随着该基层(100，IV)增加之电阻质而变得更平坦。6.如权利要求2至5其中一项所述之半导体结构，其中该基层(100，IV)以砷(As)加以掺杂，并包含介于约5mΩcm至10mΩcm间之一电阻质。7.如权利要求2至5其中一项所述之半导体结构，其中基层(100，IV)是以锑(antimony)加以掺杂，并具有约介于20mΩcm至40mΩcm间之一电阻质。8.如权利要求2所述之半导体结构，其中该基层(100，IV)是于至该第一层(102，III)之该过渡区域内包含一植入物。9.如权利要求8所述之半导体结构，其中该基层(100，IV)是以砷(As)加以掺杂，其中磷是以一介于1×1013atoms/cm3至1×1014atoms/cm3间之浓度被植入该基层(100，IV)中。10.如权利要求1或2所述之半导体结构，其中于自该基层(100，IV)至该第一层(102，III)之该过渡之该掺杂变量曲线(F)是为阶梯状(step-shaped)。11.如权利要求1或2所述之半导体结构，其中该掺杂变量曲线(F)是为开始自于该第一层(102，III)区域中约1016atoms/cm3，超越约1017atoms/cm3，到于该基层(100，IV)区域中约1019atoms/cm3之一行进路线。12.如权利要求1至11其中一项所述之半导体结构，其中该基层是为一基板或一埋层(buried layer)。13.如权利要求10或11所述之半导体结构，其中该基层(100，IV)是包括一基板层及一缓冲层，其中该掺杂变量曲线(F)是开始自于该第一层(102，III)区域中约1016atoms/cm3，超越在该基层(100，IV)之该缓冲层中约1017atoms/cm3至约1018atoms/cm3，到于该基层(100，IV)中之该基板层区域约1019atoms/cm3而进行。14.如权利要求13所述之半导体结构，其中一晶体管之一主动集极是形成于该第一层(102，III)之中，并且该晶体管之一基极及一射极是形成于该第二层(104，II)之中。15.如权利要求14所述之半导体结构，其中该晶体管是为一功率晶体管。16.如权利要求14或15所述之半导体结构，其中该晶体管是为一双极晶体管或为一场效晶体管。17.如权利要求12所述之半导体结构，其中一二极管是形成于该第一层(102，III)及该第二层(104，II)之中。18.一种改善一半导体结构之ESD(electron static discharge，静电放电)强度之方法，其中该半导体结构是包含一第一导电型态之一基层(100，IV)，该第一导电型态之一第一层(102，III)，其是配置于该基层(100，IV)之上，并具有低于该基层(100，IV)之掺质浓度之一掺质浓度，以及一第二导电型态之一第二层(104，II)，其中该第一层(102，III)及该第二层(104，II)为了于该第一导电型态及该第二导电型态之间形成一过渡而操作，其中该方法包括于介于该基层(100，IV)及该第一层(102，III)间之该过渡设定掺杂变量曲线之一行进路线，因此，在一ESD例子中，一移动至介于该基层(100，IV)及该第一层(102，III)间之该过渡的空间电荷区域是延伸到达该基层(100，IV)之中。19.如权利要求18所述之方法，其中该掺质变量曲线(B、C、D、E)之行进路线是于该过...

【专利技术属性】
技术研发人员：K迪芬贝克，C赫祖姆，J胡伯，K米勒，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]