半导体器件及其制造方法技术

一种半导体器件，包括：　　　　在晶片上形成的提供功能元件的芯片内部区，以及在所述晶片上形成的用来作为切割所述晶片时的切割空间的划分线区；　　　　在所述芯片内部区中形成的以对角前向跳跃排列方式排列的多个假图形；　　　　在所述划分线区中形成的以网格形式排列的多个假图形。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件以及制造该器件的方法；并且更具体的涉及在布线层上形成假图形的半导体器件以及制造该器件的方法。
技术介绍
在制造带有多个互连层的半导体器件的传统方法中，当采用其中使用金属填充沟道来形成布线层的方法时，使用化学机械抛光(CMP)来清除除了已经嵌入在沟道中以外的不必要的金属。在这种情况下，已经在晶片上不均匀地形成的布线图将会引起抛光速度的变化。并且应该要有一个措施来限制最后形成的线的薄膜厚度变化。为了这个目的，传统采用的一个方法是把假图形排列在正式布线层上。这里所指的假图形是指在分散区与布线图同时出现作为伪布线图形成的且与布线图采用相同方法形成的布线图。最简单最典型的在数据上产生假布线图形方法包括在整个数据图形表面上排列均匀的假图形，并且基于对实际布线图进行的逻辑操作清除不必要的假图形。这种逻辑操作方法在例如日本专利号3128205的说明书中有描述。图1示出了现有技术中在晶片上形成的假图形的排列。在晶片上提供有多个芯片区1以及划分每个芯片区1的划分线区2，以及分别在区1和区2形成的假图形3和4。这些假图形的形状是正方形，并且通过连续地把这些假图形排列在这样的正方块(在图1和图6所示的例子中，在右边)中，即该正方块与指定的假图形在上方、下方、左边和右边的各个方向上有两个方块的距离，从而使得假图形均匀地产生在如图6(下文中讨论)所示的5×5正方形网格中。在下面的说明中，假图形的这种排列方式被称为“对角前向跳跃排列”。当通过切割来将晶片切成芯片尺寸来切割出半导体器件时，进行一个处理过程，其中使用宝石切割刀来切割晶片。在切割刀的切割间距上形成的图形的不均匀性引起了与切割刀相接触的晶片的硬度的变化，并且这种变化趋向引起切割过程中出现的废料损失(loss)。具体地，当图形散开时，硬度在那部分是均匀的，并且一旦出现废料损失就扩展到一个大的区域，导致了废料损失扩展区。带有上文所述“对角前向跳跃排列”的结构导致在切割刀走刀方向上的假图形排列稀少并且增加了出现更大废料损失的可能性。另外，在提高半导体器件性能的兴趣上，近年已经看见将带有低介电常数的部分膜作为布线层之间绝缘膜的使用在增加。典型地，低介电常数膜自身的硬度等级低并且还与传统作为中间绝缘膜使用的氧化硅膜和氮化硅膜粘接程度低，而且使用低介电常数膜作为布线层之间的绝缘膜将会因此导致切割过程中出现更加大的废料损失。在网格表中假图形更加集中的排列导致了假图形在切割刀走刀的方向上排列均匀并且因此减小了废料损失区。然而，在整个晶片表面上网格表中的假图形排列引起在芯片区内的假图形排列的不均匀性。这是因为在所有区域中其上芯片内部区域的布线图排列在一个方向上(垂直方向或水平方向)的结构中，作为规律，当进行清除上文所述的不必要的图形(参照图2-4)时，如图4所示，在其中保持假图形的区域和其中清除假图形的区域之间将会出现过大地分离。
技术实现思路
本专利技术的一个目的就是提供一种半导体器件以及制造半导体芯片的方法，其中在芯片内部区均匀地形成假图形，此外，其中在划分线区形成切割时，假图形更好地阻止了废料损失。根据本专利技术，在晶片的划分线区内以网格排列方式形成多个假图形，以及在晶片的芯片内部区内以对角前向跳跃排列方式形成多个假图形。假图形的排列改变使得在芯片内部区形成高度均匀的假图形，以及在划分线区形成可以阻止在切割时出现废料损失的假图形，因此可以保证提高通过切割晶片得到的半导体器件的出品率和可靠性。而且，在划分线区形成的每个假图形的形状可以是正方形或长方形，以及在芯片内部区形成的每个假图形的形状是正方形。从下面结合说明本专利技术的实例的附图进行的说明中可以更明显地体会到上面以及其它的有关本专利技术的目的、特征和优点。附图说明图1示出了现有技术中假图形排列的平面图；图2示出了在网格排列中产生假图形过程的第一阶段的平面图；图3示出了在网格排列中产生假图形过程的第二阶段的平面图；图4示出了在网格排列中产生假图形过程的第三阶段的平面图；图5示出了根据本专利技术的第一实施例的半导体器件的平面图；图6示出了假图形对角前向跳跃排列的平面图；图7示出了在对角前向跳跃排列中产生假图形过程的第一阶段的平面图；图8示出了在对角前向跳跃排列中产生假图形过程的第二阶段的平面图；图9示出了在对角前向跳跃排列中产生假图形过程的第三阶段的平面图；图10示出了在划分线上另一种形状的假图形的平面图；图11示出了根据本专利技术的第二实施例的半导体器件的平面图；以及图12示出了在本专利技术的第二实施例中划分线上的假图形的截面图。具体实施例方式图5示出了根据本专利技术的第一实施例的半导体器件中假图形排列的平面图；更具体的，示出了在使用沟道结构来形成布线的半导体器件中的假图形排列的平面图。参照图5，在硅晶片上形成的芯片区1外周提供了其宽度为100μm的划分线区2。在芯片区1的“对角前向跳跃排列”中排列有每边的边长为2μm的正方形的假图形3。更具体地，如图6所示，假图形3排列在可以在整个芯片区1表面上水平方向和垂直方向上重复的网格中。每个网格是由5×5的正方形组成(整个是25个正方块)，每个正方块其水平和垂直方向上的边长为1.7μm。在这种排列中，在水平方向、垂直方向以及45度对角方向上假图形3并不均匀排列。在本实施例中，在图中5×5的一个网格中，下边的假图形3的排列顺序和左边上的假图形3的排列顺序一致。换句话说，假图形3排列在网格左下方第二个正方块上，且假图形3排列在网格左上方第二个正方块上。在本实施例中，在一个5×5正方形单元中，提供有总共四个假图形3，它们位于从排列在一个单元中心的假图形3观察的上、下、左、右各个方向的向上两个方块并向右一个方块的邻近方块。或者，在一个单元中，提供有总共四个假图形3，它们位于从排列在一个单元中心的假图形3观察的上、下、左、右各个方向的向上两个方块并向左一个方块的邻近方块。另外，虽然每个假图形3大于本实施例中的一个方块，但是假图形3的尺寸可以适当改变。假图形3的尺寸设定考虑了线路布局的密度，并且因此，例如假图形3的尺寸与每个方块的相同，或者假图形3的尺寸小于每个方块也是可能的。图7到9示出了本实施例中假图形排列的设计方法。可以通过使用能执行下列过程的计算机软件来自动产生假图形3首先使用逻辑操作来避免与实际图形冲突并且因此得到实际图形5和假图形3(见图7)的逻辑结果；删除与实际图形5重叠的假图形(见图8)；并且还删除没有达到规定尺寸的假图形(见图9)。实际图形的布线通常是在水平和垂直方向上平行排列，并且作为结果，当假图形排列作为比如网格排列时，使用上文描述的逻辑操作产生的区域，其上在垂直和水平方向距离扩长的区域没有假图形。从而其上包括有实际图形和假图形的布线层的排列就变得不均匀了，因此阻止了均匀化学机械抛光。另一方面，当以“对角前向跳跃排列”排列假图形时，假图形的排列方向偏离实际图形的排列方向，由此甚至上文所讨论的计算方法也会得到均匀的假图形。再次参照图5，正方形形状的假图形4，其边长为2μm，以水平和垂直间距为2μm排列在划分线区2中的网格表上。上述的逻辑操作也可以应用在划分线区2来清除在划分线上与实际图形冲突的假图形4(例如，作为暴露掩膜对准的图形或用作检查晶片台上产品的检查图形)。被划分线区2占本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括在晶片上形成的提供功能元件的芯片内部区，以及在所述晶片上形成的用来作为切割所述晶片时的切割空间的划分线区；在所述芯片内部区中形成的以对角前向跳跃排列方式排列的多个假图形；在所述划分线区中形成的以网格形式排列的多个假图形。2.根据权利要求1所述的半导体器件，其中所述半导体器件包括多个堆叠在一起的布线层，所述假图形在每个布线层的所述划分线区中形成；以及在每个所述布线层的所述划分线区中形成的所述假图形通过通孔连接。3.一种制造半导体器件的方法，该半导体器件包括在晶片上形成的提供功能元件的芯片内部区，以及在所述晶片上形成的用来作为切割所述晶片时的切割空间的划分线区，所述方法包括下面的步骤不仅在所述芯片内部区中以对角前向跳跃排列方式形成多个假图形，而且在所述划分线区中以网格排列方式形成多个假图形。4.一种根据权利要求3所述的制造半导体器件的方法，其中在所述划分线区中形成的每个所述假图形的形状为正方形或长方形。...

【专利技术属性】
技术研发人员：松本明，井口学，深濑匡，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：