【技术实现步骤摘要】
本专利技术是有关于一种于半导体器件中缩小存储单元数组线宽与线距的方法，且特别是有关于。
技术介绍
在要求电路集成化越来越高的情况下，整个电路器件大小的设计也被迫往尺寸不停缩小的方向前进。然而，半导体器件的线宽与线距受限于微影曝光的临界尺寸而很难再向下缩小，因此，各种相关于缩小线宽与线距的间距缩小(pitch reduction)工艺被提出来，而利用此些间距缩小技术，可以将半导体器件中的线宽与线距，例如是存储单元数组，缩小为曝光临界尺寸的二分之一。然而，在公知的间距缩小工艺中，都只有揭示如何通过间距缩小工艺以缩小存储单元数组中的导体层(例如是栅极)的线宽与线距的方法，而并未揭示此间距缩小的导体层要如何与周边线路连结，亦即是，在现今与存储单元数组相关的间距缩小工艺中，并无有效的方法能够使周边电路区与间距缩小的存储单元数组区电性连接。
技术实现思路
因此，本专利技术的目的就是在提供一种，在能够使存储单元数组中的导体层间距缩小的同时。亦能够使周边电路区与间距缩小的存储单元数组区顺利电性连接。本专利技术的另一目的就是在提供一种，能够使用现行的曝光工艺，形成与间距缩小的存储单...
【技术保护点】
一种于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于包括下列步骤： 提供一基底，其中于该基底上已依序形成一栅介电层、一导体层、一停止层、一牺牲层与图案化的一第一罩幕层； 于该第一罩幕层上形成一第一高分子层； 以该第一高分子层为蚀刻罩幕，移除部分该牺牲层、该停止层与该导体层至露出该栅介电层以形成一开口； 移除该第一罩幕层与该第一高分子层； 于该开口中形成一介电层； 移除该牺牲层以暴露该停止层； 于该基底上形成一第二罩幕层以暴露该存储单元数组区； 于该第二罩幕层与该介电层上形成一第二高分子层； 以该第二高分子...
【技术特征摘要】
1.一种于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于包括下列步骤提供一基底，其中于该基底上已依序形成一栅介电层、一导体层、一停止层、一牺牲层与图案化的一第一罩幕层；于该第一罩幕层上形成一第一高分子层；以该第一高分子层为蚀刻罩幕，移除部分该牺牲层、该停止层与该导体层至露出该栅介电层以形成一开口；移除该第一罩幕层与该第一高分子层；于该开口中形成一介电层；移除该牺牲层以暴露该停止层；于该基底上形成一第二罩幕层以暴露该存储单元数组区；于该第二罩幕层与该介电层上形成一第二高分子层；以该第二高分子层为蚀刻罩幕，移除部分该停止层与该导体层至露出该栅介电层；移除该第二罩幕层与该第二高分子层；于该基底上形成一第三罩幕层以定义出该周边图案区的图案；以该第三罩幕层为蚀刻罩幕，移除部分该停止层与该导体层至露出该栅介电层，以于该基底上形成复数条字符线以及与该些字符线个别电性连接的复数条周边电路线；以及移除该第三罩幕层与该介电层。2.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该第二罩幕层重叠覆盖于该存储单元数组区的边缘区域。3.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该些周边电路线以间隔交错排列的方式个别连接于该些字符线的两端。4.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该牺牲层与该停止层具有不同的蚀刻选择比。5.如权利要求4所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该停止层的材质包括氧化硅或是氮化硅。6.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该介电层与该牺牲层、该停止层以及该导体层具有不同的蚀刻选择比。7.如权利要求6所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该介电层的材质包括氧化硅、氮化硅或是有机化合物薄膜。8.如权利要求1所述的于间距缩小工艺中整合存储单元数组区与周边电路区的方法，其特征在于该导体层包括多晶硅层或是由多晶硅与硅化钨所组成的复合层。9.一种于间距缩小工艺...
【专利技术属性】
技术研发人员：陈建维，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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