分离栅极闪存单元及其制造方法技术

本发明专利技术公开了一种分离栅极闪存单元，其由具有一沟槽的衬底；设置于衬底上，且由隧穿介电层、浮置栅极与顶盖层所构成的堆栈结构；分别设置于堆栈结构的侧壁的第一栅间介电层与第二栅间介电层，且第一栅间介电层与沟槽的顶部相邻、设置于堆栈结构的第一栅间介电层侧与沟槽的侧壁的选择栅极、设置于选择栅极与衬底之间的选择栅极介电层、设置于堆栈结构的第二栅间介电层侧的衬底中的源极区与设置于选择栅极一侧的沟槽底部的漏极区。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体组件，且特别涉及一种。
技术介绍
闪存组件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存组件。典型的闪存组件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与衬底间以隧穿氧化层(Tunnel Oxide)相隔。当对闪存进行写入/抹除(Write/Erase)数据的操作时，藉由于控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极或使电子从浮置栅极拉出。而在读取闪存中的数据时，于控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下通道(Channel)的开/关，而此通道的开/关即为判读资料值“0”或“1”的依据。当上述闪存在进行数据的抹除时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓的过度抹除(Over-erase)。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的通道在控制栅极未加工作电压时，即持续呈导通状态，而导致本文档来自技高网...

【技术保护点】
一种分离栅极闪存单元，包括：　　　　一衬底，该衬底具有一沟槽；　　　　一堆栈结构，设置于该衬底上，该堆栈结构从该衬底起依序为一隧穿介电层、一浮置栅极与一顶盖层；　　　　一第一栅间介电层，设置于该堆栈结构的一第一侧的侧壁，且该第一栅间介电层与该沟槽的顶部相邻；　　　　一第二栅间介电层，设置于该堆栈结构的一第二侧的侧壁；　　　　一选择栅极，设置于该堆栈结构的该第一侧与该沟槽的侧壁；　　　　一选择栅极介电层，设置于该选择栅极与该衬底之间；　　　　一源极区，设置于该堆栈结构的该第二侧的该衬底中；以及　　　　一漏极区，设置于该选择栅极一侧的该沟槽底部。

【技术特征摘要】
1.一种分离栅极闪存单元，包括一衬底，该衬底具有一沟槽；一堆栈结构，设置于该衬底上，该堆栈结构从该衬底起依序为一隧穿介电层、一浮置栅极与一顶盖层；一第一栅间介电层，设置于该堆栈结构的一第一侧的侧壁，且该第一栅间介电层与该沟槽的顶部相邻；一第二栅间介电层，设置于该堆栈结构的一第二侧的侧壁；一选择栅极，设置于该堆栈结构的该第一侧与该沟槽的侧壁；一选择栅极介电层，设置于该选择栅极与该衬底之间；一源极区，设置于该堆栈结构的该第二侧的该衬底中；以及一漏极区，设置于该选择栅极一侧的该沟槽底部。2.如权利要求1所述的分离栅极闪存单元，其中该第一栅间介电层与该第二栅间介电层的材质为氧化硅/氮化硅、或氧化硅/氮化硅/氧化硅。3.如权利要求1所述的分离栅极闪存单元，其中该隧穿介电层的材质包括氧化硅。4.如权利要求1所述的分离栅极闪存单元，其中该浮置栅极的材质包括掺杂多晶硅。5.如权利要求1所述的分离栅极闪存单元，其中该选择栅极的材质包括掺杂多晶硅。6.一种分离栅极闪存单元的制造方法，包括提供一衬底；于该衬底上形成一堆栈结构，该堆栈结构由该衬底起依序为一隧穿介电层、一浮置栅极与一顶盖层；于该堆栈结构的一第一侧的该衬底中形成一源极区；于该堆栈结构的侧壁形成一栅间介电层；于该堆栈结构的一第二侧的该衬底中形成一沟槽；于该沟槽的侧壁与底部形成一选择栅极介电层；于该堆栈结构的该第二侧的侧壁与该沟槽的侧壁形成一选择栅极；以及于该选择栅极一侧的该沟槽底部形成一漏极区。7.如权利要求6所述的分离栅极闪存单元的制造方法，其中于该堆栈结构的该第二侧的侧壁与该沟槽的侧壁...

【专利技术属性】
技术研发人员：张格荥，许汉杰，
申请(专利权)人：力晶半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]