半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，其能够提高其中导电塞位于电容器正下方的孔的形成精度，并且该方法包括如下步骤：在第一绝缘膜（１１）中的第一和第二孔（１１ａ，１１ｂ）内形成第一和第二导电塞（３２ａ、３２ｂ）；在防氧化绝缘膜（１４）内形成第一开口（１４ａ）；在第一开口（１４ａ）中形成辅助导电塞（３６ａ）；在辅助导电塞（３６ａ）上形成电容器（Ｑ）；在覆盖电容器（Ｑ）的第二绝缘膜（４１）中形成第三和第四孔（４１ａ、４１ｂ）；在第四孔（４１ｂ）下面的防氧化绝缘膜（１４）中形成第二开口（１４ｂ）；在第三孔（４１ａ）中形成第三导电塞（４７ａ）；以及在第三孔（４１ａ）中形成第四导电塞（４７ｂ）。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
闪存和铁电存储器是公知的即使在断电时也能保存信息的非易失性存储器。这两种存储器中的闪存具有内嵌在绝缘栅场效应晶体管(IGFET)的栅极绝缘膜中的浮动栅极，这种存储器通过积聚代表信息的电荷并将其存入浮动栅极来存储信息。但是，闪存的缺点在于，当写入或擦除信息时隧道电流需要流经栅极绝缘膜，而这需要相对较高的电压。相反，也被称为FeRAM(铁电随机存取存储器)的铁电存储器通过利用在铁电电容器内形成的铁电膜的滞后特性来存储信息。依据电容器的上电极与下电极之间施加的电压，铁电膜被极化，并且即使电压消除时也能保持自发极化。当施加电压的极性反转时，自发极化也反转。通过将自发极化的方向描述为“1”和“0”，将信息写入铁电膜。FeRAM的优点在于，写入信息所需的电压低于向闪存写入信息的电压，并且能以比向闪存写入信息更快的速度将信息写入其中。依据结构，将FeRAM主要分为叠置型和平面型(planer-type)。对于后者平面型FeRAM具有形成在半导体衬底上的MOS晶体管和电容器下电极，它们通过电容器上方的金属布线电连接。平面型FeRAM易于形成较大的电容器面积。相反在叠置型FeRAM中，在连接于MOS晶体管的源极/漏极区的导电塞正上方形成电容器下电极。下电极和MOS晶体管通过导电塞电连接。这种结构使得电容器相比平面型FeRAM来说形成较小的电容器面积。因此，叠置型FeRAM有利于将来所希望的FeRAM的小型化。在叠置型FeRAM中，为了实现所需的小型化，必须高精度地形成开口，在该开口中导电塞被嵌在电容器的正下方。改进开口的形成精度是小型化过程中很重要的因素。上述叠置型FeRAM的例子在日本特许公开No.2001-358311和日本特许公开No.2003-68993中公开。
技术实现思路
本专利技术的目的是提供一种，其能够提高开口的形成精度，在该开口中导电塞被嵌在电容器的正下方。根据本专利技术的一个方案，提供一种半导体器件，其包括半导体衬底；第一和第二杂质扩散区，其间隔地形成在所述半导体衬底的表面层中；第一绝缘膜，形成在所述半导体衬底上方，且在所述第一和第二杂质扩散区上方分别具有第一和第二孔；第一和第二导电塞，分别形成在所述第一和第二孔中，并且分别电连接到所述第一和第二杂质扩散区；防氧化绝缘膜，形成在所述第一绝缘膜上，并在所述第一和第二导电塞上分别具有第一和第二开口；辅助导电塞，形成在所述第一开口中；电容器，通过在所述辅助导电塞上和位于所述第一开口周围的所述防氧化绝缘膜上依次形成下电极、电容器介电膜和上电极来形成；第二绝缘膜，覆盖所述电容器，并在所述上电极上方具有第三孔，且在所述第二开口上方具有第四孔；第三导电塞，形成在所述第三孔中，并电连接到所述上电极；以及第四导电塞，形成在所述第四孔和所述第二开口中，并电连接到所述第二导电塞。此外，根据本专利技术的另一方案，提供一种半导体器件的制造方法，其包括在半导体衬底的表面层中彼此间隔地形成第一和第二杂质扩散区；在所述半导体衬底上方形成第一绝缘膜；通过图案化所述第一绝缘膜，在所述第一和第二杂质扩散区上方的所述第一绝缘膜中分别形成第一和第二孔；在所述第一和第二孔中分别形成电连接到所述第一和第二杂质扩散区的第一和第二导电塞；在所述第一绝缘膜上和所述第一、第二导电塞上形成防氧化绝缘膜；通过从所述第一导电塞上方去除所述防氧化绝缘膜，在所述第一导电塞上方的所述防氧化绝缘膜中形成第一开口；在所述防氧化绝缘膜上和所述第一导电塞上方的所述第一开口中形成导电膜；抛光所述导电膜，以从所述防氧化绝缘膜去除所述导电膜，同时在所述第一开口中留下所述导电膜作为辅助导电塞；通过在所述辅助导电塞上和位于所述第一开口周围的所述防氧化绝缘膜上依次堆叠下电极、电容器介电膜和上电极来形成电容器；形成覆盖所述电容器的第二绝缘膜；通过图案化所述第二绝缘膜，在所述上电极和所述第二孔上方的所述第二绝缘膜中分别形成第三和第四孔，并在所述第四孔下面的所述防氧化绝缘膜中进一步形成第二开口；在所述第三孔中形成电连接到所述上电极的第三导电塞；以及在所述第四孔中和所述第二开口中形成电连接到所述第二导电塞的第四导电塞。根据本专利技术，在防氧化绝缘膜的第一开口中形成辅助导电塞，并且电容器的下电极通过辅助导电塞和其下的第一导电塞电连接到所述第一杂质扩散区。由于通过仅图案化防氧化绝缘膜来形成第一开口，所以相比在防氧化膜和其下的第一绝缘膜中都形成接触孔的工艺，可以减小图案化过程中的蚀刻量。结果在本专利技术中，用作蚀刻掩模的抗蚀图案在蚀刻期间基本上不会变薄，因而能够高精度地形成其内形成有辅助导电塞的第一开口。而且，在防氧化绝缘膜中形成上述第一开口的步骤中，在防氧化绝缘膜中与第一开口间隔地形成一对准开口。在这种情况下，在第一开口中形成导电膜的步骤中也在该对准开口中形成导电膜，并且在抛光导电膜的步骤中在对准开口中留下导电膜作为对准标记。由于在防氧化绝缘膜中形成该对准开口，且其深度类似于上述第一开口也较浅，从而将填充对准开口所需的导电膜形成得较薄。因此，在抛光导电膜的步骤中能够减少将其全部表面都抛光的过度抛光量。过度抛光会导致在第一开口中的辅助导电塞的上表面上出现凹陷，并且导致在防氧化绝缘膜上出现碟形。本专利技术避免了需要过度抛光的情形。此外，辅助导电塞上的电容器的下电极保持均匀的表面平坦度。从而减少了由于底层的不均匀导致的下电极的不良定向。类似地，其上的电容器介电膜的定向也通过下电极得到改进，从而在电容器的介电膜保持了良好的定向。而且，如上所述，由于在防氧化绝缘膜中未出现碟形，因此能够保持足够厚的防氧化绝缘膜以防止氧的渗透。由此，避免防氧化绝缘膜下面的第二导电塞处于氧化气氛，从而第二导电塞不易于发生接触失败。此外，通过形成足够厚的导电膜以完全填充上述对准开口，在对准标记的上表面上不会形成大的凹部。当导电膜太薄时，可能会使得氧渗透到导电膜，从而导致扩散。由于形成在对准标记上的导电膜不薄，即使在氧气氛中使得电容器介电膜退火，导电膜也会阻止氧，由此防止对准标记发生扩散。根据本专利技术，在防氧化绝缘膜中形成内嵌有辅助导电塞的第一开口。结果，能够减少通过图案化处理形成第一开口的过程中的蚀刻量，并且能够防止用于图案化处理的蚀刻掩模在蚀刻过程中变薄。从而改进了第一开口的形成精度。而且，在本专利技术中，即使与上述第一开口同时在防氧化绝缘膜中形成对准开口，用于嵌入对准开口所需的导电膜也较薄，从而减少了导电膜的过度抛光量。由此改进了辅助导电塞和防氧化绝缘膜的各自上表面的平坦度，从而能够改进电容器的下电极的定向，并且确保防氧化绝缘膜下方的第二导电塞不处于氧化气氛中。附图说明图1(a)-(c)是生产过程中的假定半导体器件的剖视图，其中形成晶体管和第一接触孔。图2(a)-(c)是生产过程中的假定半导体器件的剖视图，其中形成导电塞和对准开口。图3(a)-(c)是生产过程中的假定半导体器件的剖视图，其中形成第二接触孔和导电塞。图4(a)、(b)是生产过程中的假定半导体器件的剖视图，其中形成电容器层、光致抗蚀剂和掩模。图5(a)、(b)是生产过程中的假定半导体器件的剖视图，其中光致抗蚀剂和掩模被图案化。图6(a)、(b)是生产过程中的假定半导体器件的剖视图，其中掩模、电容器和对本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；第一和第二杂质扩散区，其间隔地形成在所述半导体衬底的表面层中；第一绝缘膜，其形成在所述半导体衬底上方，且在所述第一和第二杂质扩散区上方分别具有第一和第二孔；第一和第二导电塞， 其分别形成在所述第一和第二孔中，并且分别电连接到所述第一和第二杂质扩散区；防氧化绝缘膜，其形成在所述第一绝缘膜上，并在所述第一和第二导电塞上分别具有第一和第二开口；辅助导电塞，其形成在所述第一开口中；电容器，其通过在 所述辅助导电塞上和位于所述第一开口周围的所述防氧化绝缘膜的部分上依次形成下电极、电容器介电膜和上电极来形成；第二绝缘膜，其覆盖所述电容器，并在所述上电极上方具有第三孔，且在所述第二开口上方具有第四孔；第三导电塞，其形成在所述 第三孔中，并电连接到所述上电极；以及第四导电塞，其形成在所述第四孔和所述第二开口中，并电连接到所述第二导电塞。

【技术特征摘要】
JP 2005-7-29 2005-2210101.一种半导体器件，包括半导体衬底；第一和第二杂质扩散区，其间隔地形成在所述半导体衬底的表面层中；第一绝缘膜，其形成在所述半导体衬底上方，且在所述第一和第二杂质扩散区上方分别具有第一和第二孔；第一和第二导电塞，其分别形成在所述第一和第二孔中，并且分别电连接到所述第一和第二杂质扩散区；防氧化绝缘膜，其形成在所述第一绝缘膜上，并在所述第一和第二导电塞上分别具有第一和第二开口；辅助导电塞，其形成在所述第一开口中；电容器，其通过在所述辅助导电塞上和位于所述第一开口周围的所述防氧化绝缘膜的部分上依次形成下电极、电容器介电膜和上电极来形成；第二绝缘膜，其覆盖所述电容器，并在所述上电极上方具有第三孔，且在所述第二开口上方具有第四孔；第三导电塞，其形成在所述第三孔中，并电连接到所述上电极；以及第四导电塞，其形成在所述第四孔和所述第二开口中，并电连接到所述第二导电塞。2.如权利要求1所述的半导体器件，其中所述下电极由具有晶体定向结构的金属膜构成。3.如权利要求2所述的半导体器件，其中所述金属膜由铱构成。4.如权利要求1所述的半导体器件，其中所述防氧化绝缘膜薄于所述第一绝缘膜。5.如权利要求1所述的半导体器件，其中所述第一导电塞和所述第二导电塞的上表面的高度相同。6.如权利要求1所述的半导体器件，其中所述辅助导电塞由下述的任一种结构构成阻挡金属膜和钨膜的叠层膜；单层氮化钛膜；以及单层氮铝化钛膜。7.如权利要求1所述的半导体器件，其中所述防氧化绝缘膜是氮氧化硅膜、氮化硅膜和氧化铝膜中的任一种。8.如权利要求1所述的半导体器件，其中在所述防氧化绝缘膜上形成绝缘粘附膜，并且在所述绝缘粘附膜上形成所述下电极和所述第二绝缘膜。9.如权利要求1所述的半导体器件，其中所述第二导电塞和所述第四导电塞构成位线的一部分。10.如权利要求1所述的半导体器件，还包括栅极绝缘膜，其形成在所述第一和第二杂质扩散区之间的所述半导体衬底上；以及栅极，其形成在所述栅极绝缘膜上并构成字线的一部分。11.一种半导体器件的制造方...

【专利技术属性】
技术研发人员：伊藤昭男，佐次田直也，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]