可阻断寄生损失电流的高功率射频集成电路及其制造方法技术

技术编号:3204331 阅读:269 留言:0更新日期:2012-04-11 18:40
一种可阻断寄生损失电流的高功率射频集成电路,其特征在于,其结构包括:    一半导体基底,其上具有一主动区域及一隔离区域;    复数个主动组件,其配置在该半导体基底的主动区域内;    复数个隔离结构,其设置在该隔离区域内,且用以隔离所述主动组件;    至少一介电层,其位于该半导体基底上,使其覆盖在该主动组件及该隔离结构上,以绝缘其上和其下的组件;    数个电感组件,其形成于该隔离结构上方的该介电层表面;及    一沟渠式绝缘层,其配置在该电感组件下方的所述半导体基底中,使该沟渠式绝缘层直接连接该隔离结构。(*该技术在2023年保护过期,可自由使用*)

【技术实现步骤摘要】

本专利技术涉及一种高功率射频集成电路(RF IC)的技术,特别是关于一种可阻断内建电感组件产生的寄生损失电流的高功率射频集成电路及其制造方法。
技术介绍
目前,射频集成电路组件广泛应用在各式无线通讯设备上,随着无线通讯的快速成长,射频半导体产业包含着快速变迁的技术,且因无线通讯设备变得越来越复杂,功能越来越多,这也就代表着需要更高的功率,换言之,随着无线通讯的应用日趋成熟,射频组件的功率也随之向上攀升。现有的具有内建电感组件的硅芯片的剖视图如图1所示,其是在一硅基底10上形成有场氧化晶体管的主动组件,包括场氧化层12、栅极氧化层14、多晶硅层16、栅极间隙物(Spacer)18及源/漏极区域20;在主动组件形成后,接着在硅基底10上沉积一二氧化硅介电层22,并在该二氧化硅介电层22上方,以内建方式将电感组件24配置于硅基底10的场氧化层12的正上方,且此电感组件24包含多层的电感线圈242,各层电感线圈242之间以介电层作244为电性绝缘,且各层电感线圈242间以插塞246形成电性连接。然而,内建电感组件24会因电磁感应而在硅基底10沿着电感线圈242的轴方向有寄生电流的流失,导本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可阻断寄生损失电流的高功率射频集成电路,其特征在于,其结构包括一半导体基底,其上具有一主动区域及一隔离区域;复数个主动组件,其配置在该半导体基底的主动区域内;复数个隔离结构,其设置在该隔离区域内,且用以隔离所述主动组件;至少一介电层,其位于该半导体基底上,使其覆盖在该主动组件及该隔离结构上,以绝缘其上和其下的组件;数个电感组件,其形成于该隔离结构上方的该介电层表面;及一沟渠式绝缘层,其配置在该电感组件下方的所述半导体基底中,使该沟渠式绝缘层直接连接该隔离结构。2.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路,其特征在于,其中所述主动组件包括场氧化晶体管、双偶极晶体管或二种晶体管的组合。3.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路,其特征在于,其中该主动组件为由栅极氧化层、多晶硅层、栅极间隙物和源/漏区域形成的晶体管组件结构。4.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路,其特征在于,其中该隔离结构为场氧化隔离结构或浅沟渠隔离结构。5.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路,其特征在于,其中该介电层的材质是由二氧化硅或其它具有低介电常数的材质构成的。6.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路,其特征在于,其中该电感组件包括多层的电感线圈,各层电感线圈之间以介电层作为电性绝缘,且各层电感线圈间以插塞形成电性连接。7.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路,其特征在于,其中该沟渠式绝缘层的材质选自硅氧化物、硅氮化物及其它化学沉积绝缘物质所组成的群组。8.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路,其特征在于,其中该沟渠式绝缘层先利用背面微影蚀刻制程而形成一沟渠式接触窗,再利用化学气相沉积方法形成该沟渠式绝缘层。9.一种可阻断寄生损失电流的高功率射频集成电路的制造方法,其特征在于,其包括下列步骤提供一半导体基底;在该半导体基底表面上依序形成隔离结构、主动组件与介电层,使该介电层覆盖该主动组件及...

【专利技术属性】
技术研发人员:高荣正林大野
申请(专利权)人:上海宏力半导体制造有限公司
类型:发明
国别省市:

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