可阻断寄生损失电流的高功率射频集成电路及其制造方法技术

一种可阻断寄生损失电流的高功率射频集成电路，其特征在于，其结构包括：　　　　一半导体基底，其上具有一主动区域及一隔离区域；　　　　复数个主动组件，其配置在该半导体基底的主动区域内；　　　　复数个隔离结构，其设置在该隔离区域内，且用以隔离所述主动组件；　　　　至少一介电层，其位于该半导体基底上，使其覆盖在该主动组件及该隔离结构上，以绝缘其上和其下的组件；　　　　数个电感组件，其形成于该隔离结构上方的该介电层表面；及　　　　一沟渠式绝缘层，其配置在该电感组件下方的所述半导体基底中，使该沟渠式绝缘层直接连接该隔离结构。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种高功率射频集成电路(RF IC)的技术，特别是关于一种可阻断内建电感组件产生的寄生损失电流的高功率射频集成电路及其制造方法。
技术介绍
目前，射频集成电路组件广泛应用在各式无线通讯设备上，随着无线通讯的快速成长，射频半导体产业包含着快速变迁的技术，且因无线通讯设备变得越来越复杂，功能越来越多，这也就代表着需要更高的功率，换言之，随着无线通讯的应用日趋成熟，射频组件的功率也随之向上攀升。现有的具有内建电感组件的硅芯片的剖视图如图1所示，其是在一硅基底10上形成有场氧化晶体管的主动组件，包括场氧化层12、栅极氧化层14、多晶硅层16、栅极间隙物(Spacer)18及源/漏极区域20；在主动组件形成后，接着在硅基底10上沉积一二氧化硅介电层22，并在该二氧化硅介电层22上方，以内建方式将电感组件24配置于硅基底10的场氧化层12的正上方，且此电感组件24包含多层的电感线圈242，各层电感线圈242之间以介电层作244为电性绝缘，且各层电感线圈242间以插塞246形成电性连接。然而，内建电感组件24会因电磁感应而在硅基底10沿着电感线圈242的轴方向有寄生电流的流失，导致其Q值将会流失下降，进而影响到电感组件24在高频高功率操作下的表现，造成电感组件24的效能相对降低。
技术实现思路
本专利技术所要解决的技术问题是提供一种高功率射频集成电路及其制造方法，其在电感组件正下方形成氧化绝缘层，使电感组件下方的半导体基底均为绝缘层，以有效阻断电感组件因电磁感应而在基底中产生的寄生损失电流，同时可避免造成电感组件的Q值下降，进而改进电感组件在高频操作下的效能。为了解决上述技术问题，本专利技术提供的高功率射频集成电路结构是在一半导体基底上设置复数主动组件与用以隔离该等主动组件的复数隔离结构；至少一介电层位于该半导体基底上，使其覆盖该主动组件及隔离结构；并在该隔离结构上方的介电层表面配置数电感组件；及一沟渠式绝缘层，其配置在该电感组件下方的半导体基底中，使该沟渠式绝缘层直接连接隔离结构。本专利技术还提供一种上述高功率射频集成电路结构的制造方法，首先，在一半导体基底上依序形成隔离结构、主动组件与介电层，并有数电感组件形成于该隔离结构上方的介电层表面；接着，在半导体基底上形成一保护层，以覆盖保护上述各组件；然后将半导体基底背面研磨至一定厚度后，利用微影蚀刻制程，在半导体基底背面形成一图案化光阻层；再以此图案化光阻层为光刻，蚀刻半导体基底背面直至该隔离结构为止，以形成一沟渠式接触窗，而后移除该图案化光阻；最后，在该沟渠式接触窗内进行气相绝缘层的沉积及平坦化，以形成一沟渠式绝缘层，使此沟渠式绝缘层能够直接连接至该隔离结构且位于电感组件正下方。本专利技术可有效阻断电感组件因电磁感应而在基底中产生的寄生损失电流。以及可避免造成电感组件的Q值下降，进而改进电感组件在高频操作下的效能。下面通过具体实施例配合附图进行详细说明，以进一步了解本专利技术的目的、
技术实现思路
、特点及其所达成的功效。附图说明图1是现有的具有内建电感组件的硅芯片的结构剖视图。图2是本专利技术具有内建电感组件的射频集成电路组件的结构剖视图。图3及图4是本专利技术在进行半导体基背面制程的结构剖视图。图5是本专利技术具有内建电感组件的射频集成电路组件的结构俯视图。标号说明10硅基底12场氧化层14栅极氧化层16多晶硅层18栅极间隙物20源/漏极区域22二氧化硅介电层24电感组件242电感线圈 244介电层246插塞30半导体基底302主动区域304隔离区域 32主动组件34栅极氧化层36多晶硅层38栅极间隙物40源/漏区域42场氧化隔离结构44介电层46电感组件 462电感线圈464介电层 466插塞48沟渠式绝缘层 50保护层52图案化光阻层 54沟渠式接触窗具体实施方式本专利技术高功率的射频集成电路(RF IC)组件是以沟渠式绝缘层的简单方式来阻断其内建电感组件在半导体基底内所产生的寄生损失电流。图2是本专利技术具有内建电感组件的射频集成电路组件的结构剖视图，如图所示，一半导体基底30，通常为硅晶圆，其上具有一主动区域302及一隔离区域304；在主动区域302内配置有复数个主动组件32，主动组件32为由栅极氧化层34、多晶硅层36、栅极间隙物38和源/漏区域40所形成的场氧化晶体管结构，且该主动组件32除了场氧化晶体管之外，亦可是双偶极晶体管或二种晶体管的组合；并在半导体基底30上的隔离区域304内配置有如图所示的场氧化隔离结构42，用以隔离该等主动组件32，其中该隔离结构42亦可为浅沟渠隔离结构。接着，在该半导体基底30上的主动区域302与隔离区域304上方沉积形成一介电层44，此介电层44为经过平坦化的二氧化硅或其它低介电常数(low K)的材质，使该介电层44覆盖该主动组件32及场氧化隔离结构42，并在该场氧化隔离结构42上方的介电层44表面形成复数个电感组件46，其包含多层围绕如线圈结构的电感线圈462，各层电感线圈462之间以介电层464作为电性绝缘，且各层电感线圈462间并以插塞466形成电性连接，并通过介电层44绝缘隔离下方的主动区域302与隔离区域304和上方的电感组件46；最后，有一沟渠式绝缘层48形成于该电感组件46下方的半导体基底30中，使该沟渠式绝缘层48直接连接场氧化隔离结构42，且此沟渠式绝缘层48的材质是硅氧化物、硅氮化物或其它化学沉积绝缘物质。其中，在高功率的RF IC组件依序完成场氧化隔离结构42、主动组件32、介电层44与电感组件46的前段制程步骤之后，通常需要经过一基底背面研磨步骤。在进行研磨之前，先在该半导体基底30上形成一保护层50，如图3所示，使其覆盖上述各组件，避免破坏到基底30表面的各组件；接着将半导体基底30背面研磨至一定厚度后，其厚度约为100微米左右，再利用微影蚀刻制程，在半导体基底30背面形成一图案化光阻层52，并以该图案化光阻层52为光刻，蚀刻该半导体基底30背面直至场氧化隔离结构42为止，以形成一沟渠式接触窗54，而后移除该图案化光阻52。接续参阅图4所示，在该沟渠式接触窗54内进行气相绝缘层的沉积及平坦化的制程，先利用化学气相沉积方式，沉积包含硅氧化物、硅氮化物或其它各类的化学沉积绝缘物质，沉积填充于沟渠式接触窗54内，再经由化学干蚀刻方式或化学机械研磨方式进行全面性平坦化处理，直至沉积绝缘物质仅填充于电感组件46下方的沟渠式接触窗54内，以形成一沟渠式绝缘层48，其直接连接至场氧化隔离结构42且正位于该电感组件46下方。本专利技术在半导体基底中正位于电感组件及场氧化隔离结构下方配置一沟渠式绝缘层，使电感组件正下方于基底中均为非导电的绝缘体，将可阻断半导体基底中因电磁感应所产生的寄生损失电流，避免造成电感组件的Q值下降，进而改进电感组件在高频操作的效能。图5为本专利技术的一个较佳实施例，其为具有内建电感组件的射频集成电路组件的结构俯视图，如图所示，其中位于电感组件46的下方，且位于半导体基底30中直接连接于氧化隔离结构42下方的沟渠式绝缘层48，使其可有效阻断因电感组件46因电磁感应所产生在X轴方向的寄生损失电流。以上所述的实施例仅用于说明本专利技术的技术思想及特点，其目的在于使本领域内的普通技术人员能够了解本专利技术的内容并据以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可阻断寄生损失电流的高功率射频集成电路，其特征在于，其结构包括一半导体基底，其上具有一主动区域及一隔离区域；复数个主动组件，其配置在该半导体基底的主动区域内；复数个隔离结构，其设置在该隔离区域内，且用以隔离所述主动组件；至少一介电层，其位于该半导体基底上，使其覆盖在该主动组件及该隔离结构上，以绝缘其上和其下的组件；数个电感组件，其形成于该隔离结构上方的该介电层表面；及一沟渠式绝缘层，其配置在该电感组件下方的所述半导体基底中，使该沟渠式绝缘层直接连接该隔离结构。2.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路，其特征在于，其中所述主动组件包括场氧化晶体管、双偶极晶体管或二种晶体管的组合。3.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路，其特征在于，其中该主动组件为由栅极氧化层、多晶硅层、栅极间隙物和源/漏区域形成的晶体管组件结构。4.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路，其特征在于，其中该隔离结构为场氧化隔离结构或浅沟渠隔离结构。5.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路，其特征在于，其中该介电层的材质是由二氧化硅或其它具有低介电常数的材质构成的。6.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路，其特征在于，其中该电感组件包括多层的电感线圈，各层电感线圈之间以介电层作为电性绝缘，且各层电感线圈间以插塞形成电性连接。7.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路，其特征在于，其中该沟渠式绝缘层的材质选自硅氧化物、硅氮化物及其它化学沉积绝缘物质所组成的群组。8.根据权利要求1所述的可阻断寄生损失电流的高功率射频集成电路，其特征在于，其中该沟渠式绝缘层先利用背面微影蚀刻制程而形成一沟渠式接触窗，再利用化学气相沉积方法形成该沟渠式绝缘层。9.一种可阻断寄生损失电流的高功率射频集成电路的制造方法，其特征在于，其包括下列步骤提供一半导体基底；在该半导体基底表面上依序形成隔离结构、主动组件与介电层，使该介电层覆盖该主动组件及...

【专利技术属性】
技术研发人员：高荣正，林大野，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：