本发明专利技术揭示一种适合应用于一静电放电防护电路的半导体装置，该装置包括一半导体基板、形成于该基板内的一第一井、形成于该基板内的一第二井以及形成于该第二井内的一第一掺杂区域，其中该第一井、该第二井以及该第一掺杂区域共同形成一寄生双极接面晶体管（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ；ＢＪＴ），而且其中该第一井系该ＢＪＴ的集极，该第二井系该ＢＪＴ的基极，而该第一掺杂区域系该ＢＪＴ的射极。
【技术实现步骤摘要】
本专利技术系关于用于提供静电放电(electrostatic discharge；ESD)防护的半导体装置，而更特定言之，系关于具有用于ESD防护的具有深N型井有效开启双极结构的半导体装置。
技术介绍
半导体集成电路(integrated circuit；IC)一般易受静电放电(electrostatic discharge；ESD)的影响，静电放电系指，在将大量电流提供给IC的较短持续时间期间，电流(正或负)的电性放电现象。ESD可能损害或破坏IC，因而IC需要对ESD进行防护。用于ESD防护的传统方案并入一基板触发的ESD防护装置。图1系一传统静电放电(ESD)防护电路的一电路图；图2系图1所示的ESD防护电路的断面图；图1显示包括用于保护IC 10免受ESD影响的ESD防护电路100的IC 10。图2系ESD防护电路100的断面图。如图1所示，IC 10包括经由一驱动器电路16而耦合于一内部电路14的一接触垫12。驱动器电路16包含一PMOS晶体管18与一NMOS晶体管20。PMOS晶体管18与NMOS晶体管20的每一个均包括一源极、一汲极以及一闸极。PMOS晶体管18的源极耦合于一正电源供应VDD。NMOS晶体管20的源极耦合于一接地或一负电源供应VSS。PMOS晶体管18与NMOS晶体管20的二闸极均耦合于接触垫12。PMOS晶体管18与NMOS晶体管20的二汲极均耦合于内部电路14。ESD防护电路100耦合于接触垫12以侦测ESD并保护IC 10不受该ESD的影响。如图1所示，ESD防护电路100包含NMOS晶体管102与104以及一电阻器106。NMOS晶体管102与104的每一个均包括一基板、一源极、一汲极以及一闸极。NMOS晶体管102的源极与二NMOS晶体管102及104的基板均相互耦合，且进一步耦合于电阻器106的一端。二NMOS晶体管102与104的闸极、NMOS晶体管104的源极以及电阻器106的另一端均耦合于VSS。NMOS晶体管102与104的二汲极均耦合于接触垫12与驱动器电路16。图1中还显示寄生于NMOS晶体管104的双极接面晶体管(bipolar junction transistor；BJT)108，其中NMOS晶体管104的基板系BJT 108的基极，而NMOS晶体管104的源极与汲极系BJT 108的射极与集极。在操作中，当正ESD出现于接触垫12上时，在NMOS晶体管102的汲极上出现一正电位，从而产生横跨NMOS晶体管102的汲极与基板之间的接面的高反向偏压。横跨NMOS晶体管102的汲极与基板接面的反向偏压经由离子植入而产生一电流，该电流流经NMOS晶体管102的基板与电阻器106。因此，在NMOS晶体管104的基板处的电位或BJT 108的基极得到提高，BJT 108的基极与射极接面顺向偏压，并且开启BJT 108以将ESD传导给接地VSS。图2系制造于p型半导体基板202中的ESD防护电路200的断面图。ESD保护电路200包括用于保护IC 10免受ESD影响的二ESD防护电路100。每一ESD防护电路100包括NMOS晶体管102与104以及电阻器106，其中每一NMOS晶体管104包括一寄生BJT108。半导体基板202包括相互间隔而形成的n型井204、206及208。NMOS晶体管108的一晶体管的汲极(未编号)形成于n型井204内，另一NMOS晶体管108的汲极(未编号)形成于n型井208内，而二NMOS晶体管102的汲极(未编号)的部分形成于n型井206内。如图2中虚线所示，电阻器106系实现为半导体基板202的寄生电阻。此外，在半导体基板202中形成复数个扩散区域，包括P+区域210、212、214、216以及一N+区域218。P+区域210及212形成于基板202内且分别藉由浅沟渠绝缘(shallowtrench insulation；STI)220及222而与n型井204及208隔离。P+区域214及216形成于基板202内，且P+区域214与216的每一区域皆与NMOS晶体管102的一个别晶体管的源极相邻。藉由STI 224将P+区域214与该等NMOS晶体管104的一晶体管的源极隔离，而藉由STI 226将P+区域216与另一NMOS晶体管104的源极隔离。N+区域218形成于n型井206内且藉由STI 228及230而与NMOS晶体管102的汲极隔离。参考图2，接触垫12耦合于NMOS晶体管104的汲极，并亦经由N+区域218及n型井206而耦合于NMOS晶体管102的汲极。NMOS晶体管102与104的闸极、NMOS晶体管104的源极以及P+区域210与212均耦合于接地或VSS。在ESD期间，于N+区域218处接收ESD并经由n型井206而将ESD耦合于NMOS晶体管102的汲极。因离子植入所致的电流经由NMOS晶体管102而产生，并经由电阻器106及P+区域210及212流向接地VSS。因此，便将在BJT 108的基极处的电位提高至相对于BJT 108的射极为正。因而开启BJT 108以将ESD传导给接地。由于经由基板202电阻器106与P+区域210及212的电流触发BJT 108来传导该ESD，故该电流亦称为触发电流。
技术实现思路
本专利技术的目的在于提供一种适合应用于静电放电防护电路的半导体装置和方法。其技术方案如下依据本专利技术，提供一种适合应用于一静电放电(electrostatic discharge；ESD)防护电路的半导体装置，该装置包括一半导体基板、形成于该基板内的一第一井、形成于该基板内的一第二井以及形成于该第二井内的一第一掺杂区域，其中该第一井、该第二井以及该第一掺杂区域共同形成一寄生双极接面晶体管(bipolar junction transistor；BJT)，而且其中该第一井系该BJT的集极，该第二井系该BJT的基极，而该第一掺杂区域系该BJT的射极。同样依据本专利技术，提供一种适合应用于一静电放电(electrostatic discharge；ESD)防护电路的半导体装置，该装置包括一半导体基板、形成于该基板内的一第一井、形成于该基板内的一第二井、形成于该基板内的一第三井，以及形成于该第二井内的一第一掺杂区域，其中该第一井、该第二井以及该第一掺杂区域共同形成一第一寄生双极接面晶体管(bipolar junction transistor；BJT)，而其中该第二井、该第三井以及该第一掺杂区域共同形成一第二寄生BJT，而且其中该第一井系该第一BJT的集极，该第三井系该第二BJT的集极，该第二井系该第一与该第二BJT二者的基极，而该第一掺杂区域系该第一与该第二BJT二者的射极。进一步依据本专利技术，提供一种适合应用于一静电放电(electrostatic discharge；ESD)防护电路的半导体装置，该装置包括一半导体基板、形成于该基板内的一第一井、形成于该基板内的一第二井、形成于该基板内的一第三井，形成于该第二井内的一第一掺杂区域，以及形成于该第二井内的一第二掺杂区域，其中该第一井、该第二井以及该第一掺杂区域共同形成一第一寄生双极接面晶体管(bipolar junction transisto本文档来自技高网...
【技术保护点】
一种适合应用于一静电放电（ｅｌｅｃｔｒｏｓｔａｔｉｃｄｉｓｃｈａｒｇｅ；ＥＳＤ）防护电路的半导体装置，其特征在于，包含：一半导体基板；一第一井，其形成于该基板内；一第二井，其形成于该基板内；以及；一第一掺 杂区域，其形成于该第二井内，其中该第一井、该第二井以及该第一掺杂区域共同形成一寄生双极接面晶体管（ｂｉｐｏｌａｒｊｕｎｃｔｉｏｎｔｒａｎｓｉｓｔｏｒ；ＢＪＴ），以及其中该第一井系该ＢＪＴ的集极，该第二井系该ＢＪＴ的基 极，而该第一掺杂区域系该ＢＪＴ的射极。
【技术特征摘要】
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【专利技术属性】
技术研发人员：柯明道，庄哲豪，
申请(专利权)人：宇东科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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