静电保护电路制造技术

本发明专利技术的目的在于提供抑制对于电源电压的摆动的误动作的静电保护电路。具有高电位侧的第一电源线（10）、低电位侧的第二电源线（11）以及第一连接点（12）。在第一电源线（10）与第一连接点（12）间，连接电流通过规定的阈值电压而急剧增加的钳位电路（3）。在第一连接点（12）与第二电源线（11）间，连接有对钳位电路（3）的电流的变化进行响应并输出触发信号的触发电路（4）。通过第一连接点（12）与第二电源线（11）间的电压而偏压的缓冲电路（5）对触发电路（4）的触发信号进行响应并输出驱动信号。在第一电源线（10）与第二电源线（11）间连接相应于所述缓冲电路（5）的驱动信号而导通/截止的开关电路（6）。

【技术实现步骤摘要】
【专利摘要】本专利技术的目的在于提供抑制对于电源电压的摆动的误动作的静电保护电路。具有高电位侧的第一电源线（10）、低电位侧的第二电源线（11）以及第一连接点（12）。在第一电源线（10）与第一连接点（12）间，连接电流通过规定的阈值电压而急剧增加的钳位电路（3）。在第一连接点（12）与第二电源线（11）间，连接有对钳位电路（3）的电流的变化进行响应并输出触发信号的触发电路（4）。通过第一连接点（12）与第二电源线（11）间的电压而偏压的缓冲电路（5）对触发电路（4）的触发信号进行响应并输出驱动信号。在第一电源线（10）与第二电源线（11）间连接相应于所述缓冲电路（5）的驱动信号而导通/截止的开关电路（6）。【专利说明】静电保护电路
本专利技术的实施方式涉及静电保护电路。
技术介绍
以往,进行了各种对静电放电(ESD Electrostatic Discharge)的保护电路的提案。所谓的ESD，是静电放电，是指从由于静电而带电的人、机械对半导体器件的放电、或从带电的半导体器件对于接地电位的放电等。对于半导体器件，在发生ESD放电时，大量的电荷从其端子流入半导体器件，该电荷在半导体器件内部生成高电压，引起内部元件的绝缘破坏、半导体器件的故障。为此，静电保护电路是半导体集成电路必须的技术。 在静电保护电路的代表例中，有RCT (RC TriggerecOMOS电路。在电源端子间连接电阻与电容的串联电路，将该电阻和电容的连接点的电压作为触发信号，驱动放电用的MOS晶体管。然而，RCTMOS电路也对由于内部电路动作而产生的电源电压的摆动进行响应，放电用的MOS晶体管有可能误动作。由于放电用的MOS晶体管的误动作，产生电源电压降低而引起内部电路的动作不良的问题。例如，在车载用的半导体集成电路中，电源电压的摆动显著发生。
技术实现思路
本专利技术要解决的课题在于，能够抑制相对于电源电压的摆动的误动作的静电保护电路。 本专利技术的一个实施方式的静电保护电路，其特征在于，具备:第一电源线；第二电源线；第一连接点；钳位电路，连接于所述第一电源线与所述第一连接点间，通过规定的阈值电压，电流急剧增加；触发电路，连接于所述第一连接点与所述第二电源线间，对所述钳位电路的电流的变化进行响应，输出触发信号；缓冲电路，通过所述第一连接点与所述第二电源线间的电压而偏压，对所述触发信号进行响应，输出驱动信号；以及开关电路，其主电流通路连接于所述第一电源线与所述第二电源线间，相应于所述驱动信号，使所述主电流通路导通/截止。 通过上述结构的静电保护电路，能够抑制对电源电压的摆动的误动作。 【专利附图】【附图说明】 图1是表示第一实施方式的静电保护电路的图。 图2是表示第二实施方式的静电保护电路的图。 图3是表示第三实施方式的静电保护电路的图。 图4是表示第四实施方式的静电保护电路的图。 图5是表示第五实施方式的静电保护电路的图。 图6是表示第五实施方式的静电保护电路的仿真结果的图。 符号说明 I第一电源端子， 2第二电源端子， 3钳位电路， 4触发电路， 5缓冲电路， 6开关电路， 7内部电路， 10第一电源线， 11第二电源线， 12第一连接点， 43共同连接点， 71及72栅极保护二极管。 【具体实施方式】 以下，参照附图，对于实施方式的静电保护电路进行详细地说明。另外，并不是通过这些实施方式限定本专利技术。 (第一实施方式) 图1是表示第一实施方式的静电保护电路的图。本实施方式的静电保护电路具有钳位电路3、触发电路4、缓冲电路5以及开关电路6。第一电源线10与第一电源端子I连接，对被施加高电位侧的电源电压的第一电源端子I施加例如规定的电源电压VCC。第二电源线11与第二电源端子2连接，被施加低电位侧的电源电压。第二电源端子2上例如被施加接地电位作为低电位侧的电源电压。第一电源线10与第一连接点12之间，连接钳位电路3。例如，对第一电源端子I施加相对于第二电源端子2为正的ESD电涌，第一电源线10与第一连接点12之间的电压超过规定的阈值电压时，钳位电路3中流动的电流急剧增加。 第一连接点12与第二电源线11间连接触发电路4。触发电路4对在钳位电路3中流动的电流的变化进行响应，输出触发信号。缓冲电路5通过第一连接点12与第二电源线11之间的电压而偏压，对触发信号进行响应并输出驱动信号。开关电路6中，主电流通路连接于第一电源线10与第二电源线11间，对驱动信号进行响应来使主电流通路的导通的0N/0FF (是否导通，即导通/截止)。通过主电流通路导通，ESD电涌被放电。在第一电源线10与第二电源线11之间，连接内部电路7。 在第一电源端子I与第二电源端子2之间被施加了规定的电源电压的稳定偏压状态下，钳位电路3成为截止状态即电流不易流动的状态。在该稳定偏压状态下，从触发电路4不输出触发信号，从缓冲电路5不输出用于驱动开关电路6的驱动信号。为此，开关电路6成为截止状态即主电流通路不导通的状态。只要第一电源线10与第一连接点12之间的电压不超过规定的阈值电压，钳位电路3就维持截止的状态。钳位电路3的阈值电压例如设定为比由内部电路7的通常的电路动作引起的第一电源线10与第二电源线11之间的电源电压的摆动高的电压。即，这是为了避免静电保护电路对伴随着内部电路7的通常的电路动作的、电源电压的摆动进行响应而发生误动作。通过将钳位电路3的阈值电压设定为比伴随内部电路7的通常的电路动作的电源电压的摆动高的电压，不对伴随内部电路的通常的电路动作的电源电压的摆动进行响应而对ESD电涌进行响应而动作的静电保护电路得以提供。 (第二实施方式) 图2是表示第二实施方式的静电保护电路的图。对与第一实施方式对应的构成要素标注同一符号，并省略说明。在本实施方式中，钳位电路3具有通过对第一电源线10和第二电源线11施加的电源电压来逆向偏压的二极管31。连接于第一电源线10与第一连接点12之间的触发电路4，具有电阻41与电容42的串联电路。电阻41与电容42的共同连接点43成为触发电路4的输出端。 通过第一连接点12与第二电源线11之间的电压来偏压的缓冲电路5，具有以PMOS晶体管51和NMOS晶体管52构成的CMOS变换器。PMOS晶体管51和NMOS晶体管52的栅极电极被共同连接，并连接至触发电路4的输出端即共同连接点43。PMOS晶体管51的源极电极和背栅电极连接至第一连接点12。NMOS晶体管52的源极电极和背栅电极连接至第二电源线11。PMOS晶体管51和NMOS晶体管52的漏极电极被共同连接，构成缓冲电路5的输出端。触发电路4的触发信号被缓冲电路5波形整形后供给至开关电路6。 开关电路6具有NMOS晶体管61，在该NMOS晶体管61中，主电流通路即源极.漏极流路连接于第一电源线10与第二电源线11之间，且栅极电极被供给缓冲电路5的输出。 在对第一电源端子I与第二电源端子2之间施加规定的电源电压的稳定偏压状态，通过被逆向偏压的二极管31的漏电流对电容42充电，触发电路4的共同连接点43的电位成为High电平。为此，缓冲电路5的输出是Low电平。Low电平的信号被施加至栅极电极本文档来自技高网...

【技术保护点】
一种静电保护电路，其特征在于，具备：第一电源线；第二电源线；第一连接点；钳位电路，连接于所述第一电源线与所述第一连接点间，通过规定的阈值电压，电流急剧增加；触发电路，连接于所述第一连接点与所述第二电源线间，对所述钳位电路的电流的变化进行响应，输出触发信号；缓冲电路，通过所述第一连接点与所述第二电源线间的电压而偏压，对所述触发信号进行响应，输出驱动信号；以及开关电路，其主电流通路连接于所述第一电源线与所述第二电源线间，相应于所述驱动信号，使所述主电流通路导通/截止。

【技术特征摘要】
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【专利技术属性】
技术研发人员：一岐村岳人，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP