埋入式电容器介层窗结构及其制造方法技术

本发明专利技术披露了一种埋入式电容器介层窗的制造方法，此埋入式电容器具有一下电极、一电容介电层、一上电极及一抗反射层，其中，电容介电层、上电极及抗反射层组成埋入式电容器的侧壁，形成一介层窗，此一介层窗暴露出该埋入式电容器的侧壁。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体组件的制造方法，且特别涉及一种随机存取存储器(DRAM)电容器插塞的制造方法。
技术介绍
目前有趋向于持续增加集成电路的存储器的存储密度，以增加单一芯片上的数据存储密度。高密度存储器所提供的存储空间通常会较密度较高，且与早期密度较低的存储器相比，在提供相同存储量的条件下每单位造价会更为便宜。而且通常比密度较低的的存储器芯片能提供较高的存储程度，或能改善其效率。公知的方法，是通过降低如导线(wiring lines)和晶体管栅极等部份结构的大小，以及降低结构间的分离来实现集成电路组件密度的提高的。其中降低电路结构的大小通常涉及缩小制造集成电路组件的“设计规则(design rules)”。众所周知的随机存取存储器中，例如动态随机存取存储器(DRAM)或单晶体管静态随机存取存储器(One Transistor Static Random AccessMemory；1T-SRAM)中，数据的存储方式是通过在半导体基底表面所形成的一列电容器中的每个电容器，选择性地充电(charging)或放电(discharging)而达到存储数据的目的。多数情况下，是借助于利用本文档来自技高网...

【技术保护点】
一种埋入式电容器介层窗的制造方法，该埋入式电容器位于一基底之上且具有一下电极、一电容介电层、一上电极及一抗反射层，其中，该电容介电层、该上电极及该抗反射层组成该埋入式电容器的侧壁，该制造方法至少包括：形成一介电层覆盖该埋入式电容器及该基底；以及形成一介层窗于该介电层之内以暴露出该埋入式电容器的侧壁。

【技术特征摘要】
US 2003-10-29 10/696,0061.一种埋入式电容器介层窗的制造方法，该埋入式电容器位于一基底之上且具有一下电极、一电容介电层、一上电极及一抗反射层，其中，该电容介电层、该上电极及该抗反射层组成该埋入式电容器的侧壁，该制造方法至少包括形成一介电层覆盖该埋入式电容器及该基底；以及形成一介层窗于该介电层之内以暴露出该埋入式电容器的侧壁。2.一种埋入式电容器介层窗的制造方法，该埋入式电容器位于一基底之上且具有一下电极、一电容介电层、一上电极及一抗反射层，其中，该电容介电层、该上电极及该抗反射层组成该埋入式电容器的侧壁，该方法制造至少包括形成一介电层覆盖该埋入式电容器及该基底；以及形成多个介层窗于该介电层之内，其中，该多个介层窗中至少一个介层窗的中心与该侧壁的距离不同于该多个介层窗中其余介层窗的中心与该侧壁的距离，以确保有效地暴露出该埋入式电容器的侧壁。3.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中形成该电容介电层的材料可以为氧化硅、氮化硅或高介电系数金属氧化物。4.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中该埋入式电容器适用于随机存取存储器。5.根据权利要求4所述的埋入式电容器介层窗的制造方法，其中该随机存取存储器可以为动态随机存取存储器或单一晶体管静态随机存取存储器。6.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中形成该介电层的材料为氧化硅或低介电系数材料。7.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中于该基底表面更形成一氧化层。8.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中形成该下电极的材料为多晶硅、掺杂多晶硅或金属。9.根据权利要求1或2所述的埋入式电容器介层窗的制造方法，其中形成该上电极的材料为多晶硅、掺杂多晶硅或金属。10.根据权利要求5所述的埋入式电容器介层窗的制造方法，其中该动态随机存取存储器具有位于一基底上的晶体管，一第一介电层覆盖该晶体管，一接触插塞位于该第一介电层内并电性连接该晶体管的漏极，该制造方法进一步包括在形成该介电层之前，...

【专利技术属性】
技术研发人员：涂国基，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]