存储器件及其制造方法技术

本发明专利技术公开了一种存储器件及其制造方法。在一实施例中，存储器件包括：半导体衬底；在所述半导体衬底中形成的第一区域，其中布置了多个存储晶体管；以及与所述第一区域相邻的第二区域，其中形成了用于为所述存储晶体管提供预定电压的选择晶体管。所述衬底的第二区域可以具有比除第二区域以外的整个衬底区域更高的杂质浓度。凭借缩短的沟道长度可以在不降低阈值电压的情况下，实现选择晶体管面积的减小。

【技术实现步骤摘要】

本专利技术涉及一种非易失，本专利技术尤其涉及一种诸如电可擦除编程只读存储(下文简称EEPROM)器件的。
技术介绍
作为本领域的已知技术，与静态随机存取存储器和动态随机存取存储器不同，非易失存储器件是指在其中即使在连接电源时数据也不会被擦除的器件。在非易失存储器件的EEPROM器件中，在其栅极上施加更高的电压，以执行编程和擦除操作。更为具体来讲，EEPROM器件的编程和擦除都是通过F-N隧穿实施的，其中，电子隧穿通过形成于一部分沟道区内的隧道氧化膜。《IEEE Standard Definition and Characterization of Floating GateSemiconductor Arrays(浮动栅半导体阵列的IEEE标准定义和特性)》(IEEEstd 1005-1998)中公开了EEPROM器件。EEPROM器件可以在一个字节单元，即八位单元中执行擦除操作。EEPROM器件在每个字节处包含选择晶体管以擦除每个字节。图1是一电路图，其对在每一字节处执行擦除操作的普通EEPROM器件进行了示意性地说明。如图1所示，EEPROM器件的单位单元包括由一个字节(八个部件位(unit-bit))组成的一存储单元块10和一选择存储单元块10的选择晶体管20。如上所述，存储单元块10由八个部件位构成，而每个部件位由高压晶体管(HV)和存储晶体管(MT)构成，高压晶体管用于在选择了字线WL时切换位线BL1-BL8的信号，存储晶体管在选择晶体管20切换时运行。这时，存储晶体管(MT)大体是指EEPROM器件，其包括隧穿氧化膜，浮动栅电极和控制栅电极。在选择了字线(WL)时，选择晶体管20将来自控制线(C/L)的信号传输至存储晶体管(MT)。这时，重要的是将晶体管20设计为阈值电压几乎为0，并具有体效应(body effect)，从而在没有压降的情况下，将控制线(C/L)的大部分电压传输至存储晶体管(MT)。在传统工艺中，在裸露的半导体衬底，例如p型半导体衬底中形成选择晶体管20，以具有近乎为0的阈值电压和体效应。由于半导体器件的高度集成，所以还要求在更为狭窄的区域内形成EEPROM器件。因此，为了减小EEPROM器件的面积，已经有人提出了减小存储单元块10面积的常规方法。换言之，在传统的EEPROM器件中，存储单元块10占用的面积大约为40到120μm2；选择晶体管20占用的面积大约为10到15μm2，与存储单元块10相比，这一面积非常小。因此，有人致力于减少占据EEPROM器件绝大部分面积的存储单元块10的面积。目前，由于光刻工艺的显著发展，可以将存储单元块10的部件位所占的面积减小至1.0到3.0μm2，从而将存储单元块10的面积减小至10到25μm2。如果存储单元块10的面积减小，那么绝不能忽视选择晶体管20在EEPROM器件中所占的面积。有必要降低选择晶体管20的面积，以制造更高度集成的EEPROM器件。目前，已经提出了通过减小选择晶体管20的沟道长度以减小选择晶体管20的面积的常规方法。但是，如果在施加栅极电压和漏极电压(字线电压和控制线电压)的状态下，减小选择晶体管20的沟道长度，那么在沟道区中将形成高电场，从而减小了选择晶体管20的阈值电压，导致结区电流泄漏。由于在选择晶体管20中阈值电压的减小和泄漏电流的产生，所以选择晶体管20会在不需要的状态下导通，这是不可取的。因此，存储晶体管(MT)的运行可能发生错误。
技术实现思路
在一实施例中，诸如EEPROM(电可擦除编程只读存储器)器件的存储器件包括半导体衬底；在半导体的预定区域内形成的第一区域，其中布置了多个存储晶体管；以及，邻近第一区域形成的第二区域，其中形成了选择晶体管以便为多个存储晶体管中的至少一个提供预定电压。这时，所述衬底的第二区域可以具有比第一区域更高的杂质浓度。根据本专利技术的另一实施例，存储器件包括半导体衬底；在半导体衬底的预定区域内形成的单元块区域，其中在字节单元中提供多个存储晶体管；和选择晶体管区域，其中提供了选择晶体管以切换在字节单元中提供的存储晶体管。这时，在半导体衬底的选择晶体管区域形成了阱。根据本专利技术的又一实施例，存储器件包括p型硅衬底；在硅衬底的预定区域内形成的单元块区域，其中，在字节单元中提供多个存储晶体管；以及一选择晶体管区域，其中，提供了多个选择晶体管以切换存储晶体管，所述选择晶体管具有减小的线宽，并且是针对每一存储晶体管而提供的。这时，在单元块区域和选择晶体管区域的至少一个中形成p阱。p型硅衬底的杂质浓度大致处于4.0到5.0×1014/cm3的范围内，p阱的杂质浓度大约处于1017到1020/cm3的范围。P阱所具有的深度范围大约为1到3μm。存储晶体管可以由八个串连的存储晶体管组成。在所述单元块区域还提供了高压晶体管，并且将其串连至存储晶体管中的一个。所述存储晶体管包括形成于硅衬底上的浮动栅电极；形成于浮动栅电极上的控制栅电极；插入到控制栅电极和浮动栅电极之间的栅电极间氧化膜；布置在硅衬底和浮动栅电极之间的隧道电介质膜和栅极电介质膜；以及形成于浮动栅电极之下的半导体衬底中的单元结区。所述选择晶体管包括形成于硅衬底上的栅电极；在p阱区域中于栅电极两侧形成源极区域和漏极区域；以及插入到半导体衬底和栅电极之间的栅极电介质膜。选择晶体管的栅电极是由形成存储晶体管的浮动栅电极和控制栅电极的材料的分层膜形成的。选择晶体管的面积大致处于5到7μm2的范围。根据本专利技术的又一实施例，一种制造存储器件的方法包括在具有单元块区域和选择晶体管区域的p型半导体衬底中形成器件隔离层；在选择晶体管区域中形成p阱；在单元块区域内形成存储晶体管，在选择晶体管区域内形成选择晶体管。根据本专利技术的又一实施例，一种制造存储器件的方法包括在具有单元块区域和选择晶体管区域的p型半导体衬底中形成器件隔离层；在单元块区域和选择晶体管区域共同形成具有相同杂质浓度的p阱；在单元块区域内形成存储晶体管，在选择晶体管区域内形成选择晶体管。根据本专利技术的又一实施例，一种制造存储器件的方法包括在具有单元块区域和选择晶体管区域的p型半导体衬底中形成器件隔离层；在单元块区域中有选择地形成第一p阱；在选择晶体管区域中形成第二p阱；在单元块区域内形成一存储晶体管，在选择晶体管区域内形成选择晶体管。这时第一p阱和第二p阱具有不同的杂质浓度。附图说明通过参照附图，对本专利技术的示范性实施例予以详细说明，本专利技术的上述特征和优势会变得更加明显。图1是说明普通EEPROM器件的电路图。图2是说明根据本专利技术的一实施例的EEPROM器件的剖面图。图3是说明图2的存储晶体管的放大剖面图。图4是说明根据本专利技术的另一实施例的EEPROM器件的剖面图。图5是说明根据本专利技术的又一实施例的EEPROM器件的剖面图。图6到图9是说明根据本专利技术的一实施例的EEPROM器件的制造方法的剖面图。具体实施例方式现在，将参照示出了本专利技术示范性实施例的附图，对本专利技术进行更加全面地说明。但是本专利技术可以以多种形式实现，而不应解释为只限于文中所述的实施例；相反，提供这些实施例以使得本专利技术充分、完整，并向本领域技术人员全面地表达本专利技术的原理。在附图中，为了清晰起见，夸大了层和区域的厚度。还应当得到理解的是当提及本文档来自技高网...

【技术保护点】
一种存储器件，其包括：半导体衬底；在半导体衬底的一区域中界定的第一区域，所述第一区域具有布置于其上的多个存储晶体管；以及与所述第一区域相邻的第二区域，所述第二区域在半导体衬底中从其表面形成至预定深度，并且所述第二区域 具有选择晶体管，用于为其上的多个存储晶体管中的至少一个提供预定电压；其中，所述衬底的第二区域具有比位于所述预定深度以下的衬底区域更高的杂质浓度。

【技术特征摘要】
KR 2004-5-27 37656/041.一种存储器件，其包括半导体衬底；在半导体衬底的一区域中界定的第一区域，所述第一区域具有布置于其上的多个存储晶体管；以及与所述第一区域相邻的第二区域，所述第二区域在半导体衬底中从其表面形成至预定深度，并且所述第二区域具有选择晶体管，用于为其上的多个存储晶体管中的至少一个提供预定电压；其中，所述衬底的第二区域具有比位于所述预定深度以下的衬底区域更高的杂质浓度。2.如权利要求1所述的器件，其中，所述第二区域具有使所述选择晶体管具有处于0.5到1.1V左右范围内的阈值电压的杂质浓度。3.如权利要求1所述的器件，其中，所述衬底为p型衬底，所述第二区域包括p阱。4.如权利要求1所述的器件，其中，所述衬底为p型衬底，并且在所述第一区域和第二区域内形成p阱。5.如权利要求4所述的器件，其中，所述p型衬底的杂质浓度处于约4.0到5.0×1014/cm3的范围内，所述p阱的杂质浓度处于约1017到1020/cm3的范围内。6.如权利要求3所述的器件，其中，所述p阱具有处于约1到3μm范围内的深度。7.一种存储器件，其包括半导体衬底；在所述半导体衬底的预定区域内形成的单元块区域，所述单元块区域具有提供于其上的位于一字节单元中的多个存储晶体管；具有提供于其上、用于对所述存储晶体管进行切换选择晶体管的选择晶体管区域，其中，由杂质形成的阱位于所述半导体衬底的选择晶体管区域内。8.如权利要求7所述的器件，其中，所述半导体衬底为p型硅衬底，所述阱为p阱。9.如权利要求7所述的器件，其中，所述半导体衬底为p型硅衬底，在所述单元块区域内额外形成p阱。10.如权利要求9所述的器件，其中，形成于所述选择晶体管区域内的阱和形成于所述单元块区域内的阱具有相同的杂质浓度。11.如权利要求10所述的器件，其中，所述p型硅衬底的杂质浓度处于约4.0到5.0×1014/cm3的范围内，所述p阱的杂质浓度处于约1017到1020/cm3的范围内。12.一种存储器件，其包括p型硅衬底；在所述硅衬底的预定区域内形成的单元块区域，所述单元块区域具有提供于其上的位于一字节单元中的多个存储晶体管，以及具有提供于其上、用于对所述存储晶体管进行切换的多个选择晶体管的选择晶体管区域，所述选择晶体管是针对所述多个存储晶体管中的每一个提供的，其中，在所述单元块区域和选择晶体管区域的至少一个中形成p阱。13.如权利要求12所述的器件，其中，所述p型硅衬底的杂质浓度处于约4.0到5.0×1014/cm3的范围内，所述p阱的杂质浓度处于约1017到1020/cm3的范围内。14.如权利要求12所述的器件，其中，所述p阱具有处于约1到3μm范围内的深度。15.如权利要求12所...

【专利技术属性】
技术研发人员：朴元虎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]