存储器电路,动态及静态随机存取存储器电路模块制造技术

本发明专利技术提供一种存储器电路，动态及静态随机存取存储器电路模块，其为一种集成电路，其具有一或多个装置，该等装置具有实质上相等的物理栅极介电质厚度，而具有不同的电性栅极介电质厚度，以可符合不同的操作需要。以一或多个装置使用多掺杂制程而以相同屏蔽组来制造一或多个装置，进而产生实质上相同的物理栅极介电质厚度，而产生相异的电性栅极介电质厚度。经过多掺杂制程的装置具有相异掺杂物浓度，借此提供不同电性特性，例如门坎电压。本发明专利技术有效地产生两或多种有效核心栅极掺杂物浓度，而不需附加的屏蔽，降低制作成本，且减少了通栅装置漏电流或电容漏电流，在较低操作电压下，可改善β比及静态噪声边限。

【技术实现步骤摘要】

本专利技术是有关于一种集成电路，特别是有关于一种逻辑存储器电路，其利用多阶掺杂技术，以电性地调整金属氧化物半导体场效应晶体管(MOSFET)的特性并减少其尺寸。
技术介绍
随着金属氧化物半导体场效应晶体管(MOSFET)的尺寸持续地减少，热预算、源/漏接面深度及掺杂物浓度降低以缓和短沟道效应。然而，此降低的趋势具有限度。假使超过此限度，低多栅极掺杂剖面图(lower poly gate doping profile)将会改变，而诱发在栅电极与栅极介电质层间的非期望空乏区。假使栅极掺杂物浓度不够饱和，其将增加电性栅极介电质厚度并降低MOSFET饱和电流。电性栅极介电质厚度是在某电性情况下栅极介电质层的等效厚度。具有相同物理栅极介电质厚度的两MOSFET可能具有相异的电性栅极介电质厚度。举例来说，操作在不同电性情况下，例如在不同的栅极掺杂物浓度下的这两个MOSFET可具有明显不匹配的电性栅极介电质厚度。一般而言，在多个MOSFET中，假使一MOSFET具有较大的栅极掺杂物浓度，则其电性栅极介电质厚度较其它MODFET薄。因此，不足的掺杂栅电极通常造成非期望的较厚电性栅极介电质厚度。一般而言，在集成电路(integrated circuit，IC)的制作中，例如在静态随机存取存储器(SRAM)及动态随机存取存储器(DRAM)的制作中，逻辑装置与存储单元的栅极结构，只有执行单阶(one-stage)掺杂。例如，在SRAM存储单元设计中，为了获得大的β比例与静态噪声边限(static noise margin，SNM)，通栅装置(pass gate device)与下拉(pull-down)装置比较起来，通常需要较窄的沟道宽度以及较长的沟道长度。然而，在低电压操作下，此设计将造成反窄宽度效应以及降低β比例。长沟道长度的设计会特别导致存储器尺寸的增加。SRAM电路的理想设计与下拉装置比较起来，应包括具有较高门坎电压与较低饱和电流的通栅装置。因此，通栅装置与下拉装置的电性特性相异。一个DRAM存储单元通常包括耦接电容器的一通栅装置。在DRAM存储单元设计中，通栅装置漏电流及电容器栅极漏电流是主要的问题之一。对于较佳的数据维持、可靠度、以及备用漏电流而言，低栅极漏电流与低次门坎电为较理想。为了达到这些目的，通栅装置比周边逻辑装置还需要较厚的栅极介电质层。不同的栅极介电质层的厚度则复杂化了制作程序。图1是表示现有P型MOSFET 100的物理结构示意图。MOSFET 100建立在P型基底，此P型基底的两侧具有n+掺杂区分别作为源极及漏极。在两n+掺杂区间的距离102为沟道长度。源极与漏极彼此相同，且根据所施加的电压而可交换。以先进技术处理的装置具有小于1微米的沟道长度，且此装置归于次微米装置或纳米装置。在此例子中，由连接电压Vss的电极(源极)所产生的电流，经由栅极电压Vgs所决定的沟道104，而流至连接电压Vds的电极(漏极)。假使栅极电压Vgs等于零，则没有电流自源极流至漏极。栅极包括耦接栅极电压Vgs的多晶硅电极110，且栅极介电质层106分离多晶硅电极110与沟道104。此分离在多晶硅电极110与沟道104形成了寄生电容。由于在IC制造期间所形成的空乏区108，在沟道104与P型基底之间也形成电容。在逻辑与存储器装置
中，期望一种新的MOSFET，其具有电性调整的栅极架构，以减小存储单元尺寸，而新的MOSFET仍符合或超过电流电性性能参数。
技术实现思路
有鉴于此，为了解决上述问题，本专利技术主要目的在于提供一种集成电路，其具有一或多个装置，该等装置具有实质上相等的物理栅极介电质厚度，而具有不同的电性栅极介电质厚度，以可符合不同的操作需要。以一或多个装置使用多掺杂制程而以相同屏蔽组来制造一或多个装置，进而产生实质上相同的物理栅极介电质厚度，而产生相异的电性栅极介电质厚度。经过多掺杂制程的装置具有相异掺杂物浓度，借此提供不同电性特性，例如门坎电压。本专利技术是这样实现的本专利技术提供一种存储器电路，具有一或多个装置，该等装置具有实质上相同的物理栅极介电质厚度及实质上相异的电性栅极介电质厚度，该存储器电路包括一第一装置，包括一第一栅极介电质层，形成于一基底，且具有一第一物理栅极介电质厚度；以及一第一栅极，形成该第一栅极介电质层上，且具有一第一掺杂物浓度；以及一第二装置，包括一第二栅极介电质层，形成于该基底，且具有一第二物理栅极介电质厚度；以及一第二栅极，形成该第二栅极介电质层上，且具有一第二掺杂物浓度；其中，该第一物理栅极介电质厚度实质上与该第二物理栅极介电质厚度大致相同；以及其中，在该第一装置与该第二装置经过一先前掺杂步骤后，以至少一预设掺杂制程使该第一掺杂物浓度实质上大于该第二掺杂物浓度，使得该第一电性栅极介电质厚度小于该第二电性栅极介电质厚度至少2埃。本专利技术所述的存储器电路，该第二电性栅极介电质厚度大于该第一电性栅极介电质厚度至少5埃。本专利技术所述的存储器电路，该第一及第二物理栅极介电质厚度大约低于20埃。本专利技术所述的存储器电路，该第一掺杂物浓度高于该第二掺杂物浓度至少50％。本专利技术另提供一种动态随机存取存储器电路模块，所述动态随机存取存储器电路模块包括一电容装置，用以储存数据；一通栅装置，用以选择性地致能该电容装置，使该电容装置电性充电，该通栅装置包括一第一栅极介电质层，形成于一基底，且具有一第一物理栅极介电质厚度；以及一第一栅极，形成该第一栅极介电质层上，且具有一第一掺杂物浓度；以及一周边逻辑装置，用以与该通栅装置一起操作，该周边逻辑装置包括一第二栅极介电质层，形成于该基底，且具有一第二物理栅极介电质厚度；以及一第二栅极，形成该第二栅极介电质层上，且具有一第二掺杂物浓度；其中，该第一物理栅极介电质厚度实质上与该第二物理栅极介电质厚度相同；以及其中，在该周边逻辑装置经过一先前掺杂步骤后，以至少一预设掺杂制程使该第二掺杂物浓度实质上大于该第一掺杂物浓度。本专利技术所述的动态随机存取存储器电路模块，该通栅装置及该周边逻辑装置分别具有一第一及第二电性栅极介电质厚度，且该第一电性栅极介电质厚度大于该第二电性栅极介电质厚度。本专利技术所述的动态随机存取存储器电路模块，该第一及第二物理栅极介电质厚度大约低于20埃。本专利技术所述的动态随机存取存储器电路模块，该第二掺杂物浓度高于该第一掺杂物浓度至少50％。本专利技术还提供一种静态随机存取存储器电路模块，所述静态随机存取存储器电路模块包括至少一下拉(pull-down)NMOS晶体管，形成于一第一栅极介电质层上，且具有一第一栅极，其中，该第一栅极介电质层具有一第一物理栅极介电质厚度，且该第一栅极具有一第一掺杂物浓度；至少一上拉(pull-down)PMOS晶体管，形成于一第二栅极介电质层上，且具有一第二栅极，并与该下拉(pull-down)NMOS晶体管彼此耦接用以维持数据，其中，该第二栅极介电质层具有一第二物理栅极介电质厚度，且该第二栅极具有一第二掺杂物浓度；以及一通栅装置，形成于一第三栅极介电质层上，且具有一第三栅极，用以致能该上拉(pull-down)PMOS晶体管及该下拉(pull-down)NMOS晶体管电性充电，其中，该第三栅极介电质层具有一第三物理栅极介电质厚度，且该第三本文档来自技高网...

【技术保护点】
一种存储器电路，具有一或多个装置，该装置具有实质上相同的物理栅极介电质厚度及实质上相异的电性栅极介电质厚度，该存储器电路包括：一第一装置，包括：一第一栅极介电质层，形成于一基底，且具有一第一物理栅极介电质厚度；以及一 第一栅极，形成该第一栅极介电质层上，且具有一第一掺杂物浓度；以及一第二装置，包括：一第二栅极介电质层，形成于该基底，且具有一第二物理栅极介电质厚度；以及一第二栅极，形成该第二栅极介电质层上，且具有一第二掺杂物浓度；　 　其特征在于：该第一物理栅极介电质厚度实质上与该第二物理栅极介电质厚度相同；以及其中，在该第一装置与该第二装置经过一先前掺杂步骤后，以至少一预设掺杂制程使该第一掺杂物浓度实质上大于该第二掺杂物浓度，使得该第一电性栅极介电质厚度小 于该第二电性栅极介电质厚度至少２埃。

【技术特征摘要】
US 2004-7-6 10/886,2151.一种存储器电路，具有一或多个装置，该装置具有实质上相同的物理栅极介电质厚度及实质上相异的电性栅极介电质厚度，该存储器电路包括一第一装置，包括一第一栅极介电质层，形成于一基底，且具有一第一物理栅极介电质厚度；以及一第一栅极，形成该第一栅极介电质层上，且具有一第一掺杂物浓度；以及一第二装置，包括一第二栅极介电质层，形成于该基底，且具有一第二物理栅极介电质厚度；以及一第二栅极，形成该第二栅极介电质层上，且具有一第二掺杂物浓度；其特征在于该第一物理栅极介电质厚度实质上与该第二物理栅极介电质厚度相同；以及其中，在该第一装置与该第二装置经过一先前掺杂步骤后，以至少一预设掺杂制程使该第一掺杂物浓度实质上大于该第二掺杂物浓度，使得该第一电性栅极介电质厚度小于该第二电性栅极介电质厚度至少2埃。2.根据权利要求1所述的存储器电路，其特征在于该第二电性栅极介电质厚度大于该第一电性栅极介电质厚度至少5埃。3.根据权利要求1所述的存储器电路，其特征在于该第一及第二物理栅极介电质厚度低于20埃。4.根据权利要求1所述的存储器电路，其特征在于该第一掺杂物浓度高于该第二掺杂物浓度至少50％。5.一种动态随机存取存储器电路模块，所述动态随机存取存储器电路模块包括一电容装置，用以储存数据；一通栅装置，用以选择性地致能该电容装置，使该电容装置电性充电，该通栅装置包括一第一栅极介电质层，形成于一基底，且具有一第一物理栅极介电质厚度；以及一第一栅极，形成该第一栅极介电质层上，且具有一第一掺杂物浓度；以及一周边逻辑装置，用以与该通栅装置一起操作，该周边逻辑装置包括一第二栅极介电质层，形成于该基底，且具有一第二物理栅极介电质厚度；以及一第二栅极，形成该第二栅极介电质层上，且具有一第二掺杂物浓度；其特征在于该第一物理栅极介电质厚度实质上与该第二物理栅极介电质厚度相同；以及其中，在该周边逻辑装置经过一先前掺杂步骤后，以至少一预设掺杂制程使该第二掺杂物浓度实质上大于该第一掺杂物浓度。6.根据权利要求5所述的动态随机存取存储器电路模块，其特征在于该通栅装置及该周边逻辑装置分别具有一第一及第二电性栅极介电质厚度，且该第一电性栅极介电质厚度大于该第二电性栅极介电质厚度。7.根据权利要求5所述的动态随机存取存储器电路模块，其特征在于该第一及第二物理栅极介电质厚...

【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]