本发明专利技术提供一种半导体装置，其中在蚀刻形成沟槽（５０）之际，在其内侧留下凸部（７０）。在包括排列凸部（７０）的沟槽（５０）在内的半导体基板主面上，旋涂抗蚀剂（８６）。在对应于该抗蚀剂（８６）的沟槽（５０）的部分上设置开口部，把该抗蚀剂（８６）作为掩模，进行形成ＬＤＤ区域的离子注入。从而在源极区域及漏极区域与被这些夹持的位置的栅电极下的沟道区域之间形成沟槽，向该沟槽的表面离子注入杂质、以形成ＬＤＤ区域的晶体管中，消除离子注入的掩模抗蚀剂的膜厚在沟槽内的不均。
【技术实现步骤摘要】
本专利技术涉及，尤其涉及包含在源极区域及漏极区域与栅极下的沟道(channel)区域之间形成沟道，在该沟槽(trench)表面形成LDD(Lightly Doped Drain轻掺杂漏极)区域(低浓度扩散区域)的晶体管结构、的。
技术介绍
半导体基板上形成的晶体管的耐压可以通过调整栅极长度或向源极区域和漏极区域的杂质的注入浓度来提高。可是，在同一半导体基板上集成耐压特性不同的晶体管的情况下，存在中、高耐压的晶体管的元件尺寸容易增大的问题。对于此问题，如下述的专利文献1所公开的，提出一种构成，即利用STI(Shallow Trench Isolation浅沟槽式隔离)技术，在源极区域即漏极区域与被这些夹持的位置的栅电极下的沟道区域之间形成沟槽的同时，在该沟槽内填充绝缘物。图4是说明利用了STI结构的以往的中耐压晶体管元件的结构及其制造方法的示意性的元件剖面图。另外，图4是沿着晶体管的沟道方向的垂直剖面图。在此表示晶体管是N沟道的MOS晶体管的情况。该晶体管构成为包括源极区域2及漏极区域4；位于这些之间位置的沟道区域6以及控制通过沟道的电流的栅电极8。源极区域2、漏极区域4和沟道区域6在周围形成沟槽10、12。在源极区域2与沟道区域6之间、漏极区域4与沟道区域6之间分别形成沟槽10，并且，包围这些区域全体，形成元件分离用的沟槽12。形成沟槽10、12以后，在半导体基板表面上利用旋涂法(spin coat)涂敷抗蚀剂。图5是表示其后进行的离子注入工序的示意性的元件剖面图。对以旋涂法涂敷的抗蚀剂膜14进行图案化，然后在沟槽10上设置开口部，把该抗蚀剂膜14作为掩模，进行从开口部向沟槽10的N型杂质的离子注入。通过使其注入方向倾斜，从而在沟槽10的壁面也进行离子注入，在沟槽10的表面即沟槽10的壁面和底面，形成LDD区域18(第一区域18a)。然后，在沟槽10、12内填充硅氧化膜20。在沟道区域6的上面，隔着栅极绝缘膜22而层叠栅电极8。并且，利用离子注入，在源极区域2和漏极区域4的上表面形成LDD区域18(第二区域18b)之后，进一步形成作为高浓度的N型扩散层的源极扩散层24、漏极扩散层26。特许第3125752号沟槽10的尺寸根据晶体管的规格来设定。例如，按照耐压或容许电流，在沟道宽度方向，沟槽10的尺寸可以变大。如果沟槽10的尺寸变大，在旋涂了作为离子注入掩模的抗蚀剂之际，沟槽10内的抗蚀剂的膜厚容易变为不均匀。例如，如图6所示，沟槽10的壁面和底面所构成的拐角部分30中积存抗蚀剂，与沟槽10内侧的底面部分32的抗蚀剂膜厚相比，在该拐角部分可以产生抗蚀剂膜厚厚的部分。并且，例如，在拐角部分30的抗蚀剂的积存方式按照半导体基板径向方向与沟槽10的方向之间的角度而变化，按照1枚晶片内多个排列的每一个元件、甚至同一元件内多个配置的每一个晶体管，其积存方式可能不同。因此，在蚀刻抗蚀剂膜而在沟槽10中设置开口部之际，沟槽内的抗蚀剂的除去变得不均匀。其结果，在接着进行的、形成LDD区域的第一区域18a的离子注入中，存在在杂质的注入量或分布上产生偏差，不能获得所要的晶体管特性的问题。
技术实现思路
本专利技术是为了解决上述问题而进行的，其目的在于提供一种在具有在半导体基板上形成沟槽并向该沟槽注入杂质的结构的半导体装置中，可以抑制特性不均匀的结构及其制造方法。本专利技术的半导体装置，其包含具备源极区域、漏极区域和沟道区域的晶体管结构，所述每一个区域配置在半导体基板的主面上，所述源极区域及漏极区域与沟道区域通过形成于它们之间并填充了绝缘物的沟槽而互相隔离，沿着所述沟槽的表面，形成了杂质浓度比所述源极区域和漏极区域还低的低浓度扩散区域，其中在所述沟槽的内侧配置至少一个岛状的凸部。本专利技术的优选方式是在所述沟槽的内侧，在与沟道方向相交的方向上，隔着间隔排列多个所述凸部的半导体装置。本专利技术的半导体装置的制造方法是制造半导体装置的方法，该半导体装置包含具备源极区域、漏极区域和沟道区域的晶体管结构，所述每一个区域配置在半导体基板的主面上，所述源极区域和漏极区域与沟道区域通过形成于它们之间并填充了绝缘物的沟槽而互相隔离，沿着所述沟槽的表面，形成了杂质浓度比所述源极区域和漏极区域还低的低浓度扩散区域，其中包括沟槽形成工序，其蚀刻所述半导体基板，以形成内侧配置了至少一个岛状凸部的所述沟槽；成膜工序，其涂敷相对于杂质注入的注入阻止材料，以形成覆盖已经形成所述沟槽的所述半导体基板主面的注入阻止膜；开口部形成工序，其除去对应于所述沟槽区域的所述注入阻止膜，以形成开口部；低浓度扩散区域形成工序，其从所述开口部向所述半导体基板注入杂质。本专利技术的理想的形态是一种半导体装置制造方法，所述凸部从所述沟槽的壁面离开规定距离、以规定排列间隔多个排列；所述凸部离开所述壁面的距离设定为，在所述低浓度扩散区域形成工序中，可以把所述杂质注入到所述沟槽的壁面与相应壁面和所述凸部之间的底面；所述凸部的所述排列间隔设定为，在所述低浓度扩散区域形成工序中，能够把所述杂质注入到所述凸部间的底面。本专利技术的其他半导体装置，具有蚀刻半导体基板的主面而形成，向壁面和底面注入杂质的沟槽；在所述蚀刻中残留在所述沟槽内侧的至少一个岛状的凸部。根据本专利技术，配置在沟槽内侧的凸部，成为利用旋涂法的注入阻止材料涂敷时的沟槽内的该注入阻止材料流动的阻力，抑制停留在沟槽壁面附近的注入阻止材料量，减少了沟槽内注入阻止膜的膜厚的不均匀。其结果是，由于提高来自沟槽的注入阻止膜的除去的均匀性，可以均匀进行向沟槽的杂质注入，所以可以抑制半导体装置的特性的不均匀。附图说明图1是说明利用了STI结构的、本实施方式的中耐压晶体管元件的结构及其制造方法的、示意性的元件平面图。图2是说明利用了STI结构的、本实施方式的中耐压晶体管元件的结构及其制造方法的、示意性的元件剖面图。图3是半导体装置的主要制造工序中的、沿着沟道方向的示意性的垂直剖面图。图4是说明利用了STI结构的、以往的中耐压晶体管元件的结构及其制造方法的、示意性的元件剖面图。图5是表示以往的LDD形成离子注入工序的示意性的元件剖面图。图6是表示对以往的LDD形成离子注入工序，涂敷成为掩模的保护层的状态的、示意性的元件剖面图。图中40-P阱，42-源极区域，44-漏极区域，46-沟道区域，48-栅电极，50、52-沟槽，54-硅氧化膜，56-LDD区域，58-源极扩散层，60-漏极扩散层，62-栅极绝缘膜，64-隔离物，66-开口部，70-凸部，80-半导体基板，82-热氧化膜，84-硅氮化膜，86-抗蚀剂。具体实施例方式下面，结合附图说明本专利技术的实施方式(以下称实施方式)。图1是说明利用了STI结构的、本实施方式的中耐压晶体管元件的结构及其制造方法的、示意性的元件平面图；图2是对应的示意性的元件剖面图。而且，图2是沿着图1的线A-A′的垂直剖面图。该晶体管是N沟道的MOS晶体管，构成为包括在形成于半导体基板的主面上的P阱40内形成的源极区域42、漏极区域44、沟道区域46和配置在沟道区域46上的栅电极48。例如，源极区域42、沟道区域46和漏极区域44配置成一列，在此将该排列方向称为沟道方向，把垂直于此方向的方向称为沟道宽度方向。沟道区域46配置在源极区域42本文档来自技高网...
【技术保护点】
一种半导体装置，其中包含具备源极区域、漏极区域和沟道区域的晶体管结构，所述每一个区域配置在半导体基板的主面上，所述源极区域及漏极区域与沟道区域利用形成于它们之间并填充了绝缘物的沟槽来互相隔离，沿着所述沟槽的表面，形成了杂质浓度比所述源极区域和漏极区域还低的低浓度扩散区域，其特征在于，在所述沟槽的内侧配置至少一个岛状的凸部。
【技术特征摘要】
JP 2004-12-17 2004-3666701.一种半导体装置，其中包含具备源极区域、漏极区域和沟道区域的晶体管结构，所述每一个区域配置在半导体基板的主面上，所述源极区域及漏极区域与沟道区域利用形成于它们之间并填充了绝缘物的沟槽来互相隔离，沿着所述沟槽的表面，形成了杂质浓度比所述源极区域和漏极区域还低的低浓度扩散区域，其特征在于，在所述沟槽的内侧配置至少一个岛状的凸部。2.根据权利要求1所述的半导体装置，其特征在于，在所述沟槽的内侧，在交叉于沟道方向的方向上，间隔排列多个所述的凸部。3.一种半导体装置的制造方法，该半导体装置包含具备源极区域、漏极区域和沟道区域的晶体管结构，所述每一个区域配置在半导体基板的主面上，所述源极区域及漏极区域与沟道区域利用形成于它们之间并填充了绝缘物的沟槽来互相隔离，沿着所述沟槽的表面，形成了杂质浓度比所述源极区域和漏极区域还低的低浓度...
【专利技术属性】
技术研发人员：小林信次，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]
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