多芯片堆栈结构制造技术

一种多芯片堆栈结构包括：芯片载体、第一芯片组、缓冲件以及第二芯片组；其中第一芯片组具有多个芯片，这些芯片具有单边焊垫且呈阶梯状堆栈在该芯片载体上，该缓冲件接置在该第一芯片组上；该第二芯片组具有多个芯片，这些芯片具有单边焊垫，且该第二芯片组的最底层芯片是以向该第一芯片组的焊垫方向偏移接置在该缓冲件上，再以阶梯状堆栈芯片，并显露出该焊垫，避免芯片堆栈时超出封装范围；本发明专利技术能够在不增加封装件面积原则下，可将多层芯片封装在封装件中，使多个具有单边焊垫的芯片能有效地堆栈在半导体封装件中，多个芯片不会单方向偏移堆栈，促进芯片焊结部打线的便利性。

【技术实现步骤摘要】

本专利技术是关于一种多芯片堆栈结构，特别是关于一种具有单边焊垫的多个芯片的堆栈结构。
技术介绍
由于电子产品的微小化以及高速运行需求的增加，为提高单一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装件结构的多芯片模块化(Multi chip Module)已经成为一种趋势，借此将两个或两个以上的半导体芯片组合在单一封装结构中，缩减整体电路体积，提高电性功能。也就是多芯片封装结构可通过将两个或两个以上的芯片组合在单一封装结构中，使系统运行速度的限制最小化。此外，多芯片封装结构可减少芯片间连接线路的长度，从而降低信号延迟以及存取时间。常见的多芯片封装结构是采用并排式(side-by-side)多芯片封装结构，它是将两个以上的芯片彼此并排地安装在一个基板的主要安装面。芯片与该基板上导电线路间的连接一般是借由线焊法(wire bonding)实现。但是，由于该基板的面积会随着芯片数目的增加而增加，所以令该并排式多芯片封装构造的封装成本增加。为解决上述问题，近年来常使用堆栈方法来安装所增加的芯片，其堆栈的方式按照其芯片的设计、打线制程各有不同，但若该芯片被设计为焊垫集中在一边时，例如闪存芯片(flash memory chip)等，其堆栈方式为了打线的便利势必采用阶梯状的形式。如图1A所示的美国专利第6,621,155号揭示的多芯片堆栈结构，它是在芯片载体10上堆栈了多个芯片，第一芯片11安装在芯片载体10上，第二芯片12在不妨碍第一芯片11焊垫打线作业的原则下偏移适当的距离，堆栈在该第一芯片11上，第三芯片13在不妨碍第二芯片12焊垫打线作业的原则下，偏移适当的距离堆栈在该第二芯片12上。上述现有的多芯片堆栈结构虽比并排芯片方式节省空间，且可先行堆栈芯片再进行打线作业，但其最大缺点是，堆栈较多层的芯片时，堆栈方式使其不断地向一边倾斜，使整个芯片堆栈的投影面积势必不断加大，如图1B所示，假设半导体芯片的侧边长度为S，每增设堆栈一个半导体芯片都必须远离下层半导体芯片的焊垫区L的距离，以利于打线作业的进行，所以当堆栈了n层芯片后，该半导体芯片的堆栈投影长度将为S+(n-1)L；由此可知当持续不断向单一方向以阶梯方式堆栈芯片时，在堆栈到一定层数时，芯片将会超出可封装范围，此时必须增加封装件的芯片载体面积以完成该堆栈芯片，但增加封装件的面积也影响到整体电子产品的面积，违背了对电子产品小体积且多功能的特性需求。因此，如何提供一种堆栈多个芯片的结构以实现多个芯片可封装在封装件中又不需因此增加封装件面积，是目前需要解决的问题。
技术实现思路
为克服上述现有技术的缺点，本专利技术的主要目的在于提供一种多芯片堆栈结构，在不增加封装件面积原则下，可将多层芯片封装在封装件中。本专利技术的再一目的在于提供一种多芯片堆栈结构，使多个具有单边焊垫的芯片能有效地堆栈在半导体封装件中。本专利技术的又一目的在于提供一种多芯片堆栈结构，使多个芯片不会单方向偏移堆栈。本专利技术的另一目的在于提供一种多芯片堆栈结构，促进芯片焊结部打线的便利性。为达上述及其它目的，本专利技术的一种多芯片堆栈结构包括芯片载体；第一芯片组，具有多个芯片，这些芯片具有单边焊垫且呈阶梯状堆栈在该芯片载体上，并显露出该焊垫；缓冲件，接置在该第一芯片组上；以及第二芯片组，具有多个芯片，这些芯片具有单边焊垫，且该第二芯片组的最底层芯片是以向该第一芯片组的焊垫方向偏移接置在该缓冲件上，再以阶梯状堆栈其余芯片，并显露出该焊垫。最好是该第二芯片组的投影面积未超过该第一芯片组的投影面积。该第一芯片组及第二芯片组中的多个芯片对应其具有焊垫的一侧偏离下方芯片一预先设定的距离，使得上方芯片不会挡到下方芯片焊垫的正上方的区域，不会妨碍打线制程，供这些芯片焊垫经由多条焊线电性连接在芯片载体；该缓冲件，固着在该第一芯片组最上方的芯片上且不会挡到该最上方芯片的焊垫的正上方区域，且该第二芯片组的最下方芯片可借由该缓冲件的设置向该第一芯片组打线方向开始向上堆栈，不会使该第一芯片组及第二芯片组中的所有芯片仅向单一方向进行堆栈而导致占用芯片载体太大面积，避免芯片堆栈时可能造成超出封装件范围等问题。因此，本专利技术的多芯片堆栈结构是在堆栈数层具有单边焊垫的芯片后，先在不挡住最上层芯片焊垫的原则下将一缓冲件覆盖在最上层芯片上，然后再覆盖以后的芯片，该覆盖在缓冲件上的芯片就不需要回避下层芯片的焊线端，可按照芯片堆栈层最小投影面积的原则堆栈，当堆栈层快要超出封装件范围时可再以缓冲件分隔芯片的方式调节其堆栈空间，不会使全部芯片仅向单一方向偏移，借此可增加芯片堆栈数目。综上所述，本专利技术的多芯片堆栈结构能够在不增加封装件面积原则下，可将多层芯片封装在封装件中，使多个具有单边焊垫的芯片能有效地堆栈在半导体封装件中，多个芯片不会单方向偏移堆栈，促进芯片焊结部打线的便利性。附图说明图1A是现有多芯片堆栈结构的剖面示意图；图1B是现有多芯片堆栈结构的缺点示意图；以及图2是本专利技术的多芯片堆栈结构的剖面示意图。具体实施例方式实施例以下通过特定的具体实施例说明本专利技术的实施方式。以下附图中仅显示与本专利技术有关的组件，且不是按照实际实施时的组件数目、形状及尺寸绘制，实际实施时各组件的型态、数量及比例可随意变更，且其组件布局形态可能更复杂。图2是本专利技术的多芯片堆栈结构的剖面示意图。该多芯片堆栈结构包括芯片载体20、第一芯片组21、缓冲件23以及第二芯片组22。其中，该第一芯片组21具有多个芯片，这些芯片具有单边焊垫且呈阶梯状堆栈在该芯片载体20上，并显露出该焊垫；该缓冲件23接置在该第一芯片组21上；该第二芯片组22具有多个芯片，这些芯片具有单边焊垫且呈阶梯状堆栈在该缓冲件23上，且该第二芯片组22的最底层芯片是以向该第一芯片组21焊垫的方向偏移而接置在该缓冲件23上，再以阶梯状堆栈其余芯片，并显露出该焊垫。最好是该第二芯片组22的投影面积未超过该第一芯片组21的投影面积。该芯片载体20可以是球栅阵列型基板或导线架结构。如图所示，该第一芯片组21包括第一芯片211及第二芯片212(但非以两层芯片为限)，该第一芯片211及第二芯片212的尺寸大致相同，且在单边具有多个焊垫211a、212a，该第二芯片212是以其具有焊垫212a的一侧而偏离第一芯片211一预先设定的距离，使得该第二芯片212不会挡到第一芯片211焊垫211a正上方的区域，供该第一芯片211及第二芯片212借由多条焊线241电性连接到该芯片载体20，不会妨碍打线制程。该缓冲件23的材质是废弃芯片、金属垫或绝缘树脂垫等，供接置在该第一芯片组21最上方的第二芯片212上，且不会挡到该第二芯片212的焊垫212a直上区域。如图所示，该第二芯片组22包括有第三芯片223及第四芯片224(但非以两层芯片为限)，该第三芯片223、第四芯片224的尺寸与第一芯片211、第二芯片212大致相同，且在单边具有多个焊垫223a、224a，该第四芯片224是以其具有焊垫224a的一侧而偏离第三芯片223一预先设定的距离，使得该第四芯片224不会挡到第三芯片223的焊垫223a正上方的区域，供该第三及第四芯片223、224借由多条焊线242电性连接到该芯片载体20，不会妨碍打线制程。应注意的是，该第二芯片本文档来自技高网...

【技术保护点】
一种多芯片堆栈结构，其特征在于，该堆栈结构包括：芯片载体；第一芯片组，具有多个芯片，这些芯片具有单边焊垫且呈阶梯状堆栈在该芯片载体上，并显露出该焊垫；缓冲件，接置在该第一芯片组上；以及第二芯片组，具有多个芯片 ，这些芯片具有单边焊垫，且该第二芯片组的最底层芯片是以向该第一芯片组的焊垫方向偏移接置在该缓冲件上，再以阶梯状堆栈其余芯片，并显露出该焊垫。

【技术特征摘要】
1.一种多芯片堆栈结构，其特征在于，该堆栈结构包括芯片载体；第一芯片组，具有多个芯片，这些芯片具有单边焊垫且呈阶梯状堆栈在该芯片载体上，并显露出该焊垫；缓冲件，接置在该第一芯片组上；以及第二芯片组，具有多个芯片，这些芯片具有单边焊垫，且该第二芯片组的最底层芯片是以向该第一芯片组的焊垫方向偏移接置在该缓冲件上，再以阶梯状堆栈其余芯片，并显露出该焊垫。2.如权利要求1所述的多芯片堆栈结构，其特征在于，该第二芯片组的投影面积未超过该第一芯片组的投影面积。3.如权利要求1所述的多芯片堆栈结构，其特征在于，该第一芯片组及第二芯片组中的芯片尺寸相同。4.如权利要求1所述的多芯片堆栈结构，其特征在于，该芯片载体是球栅阵列式基板或导线架结构。5.如权利要求1所述的多芯片堆栈结构，其特征在于，该第一芯片组包括下层芯片及上层芯片，在该堆栈结构中，该上、下层芯片的焊垫位于同一侧，且该上层芯片相对下层芯片偏移预定的距离以避免遮蔽下层芯片的焊垫的正上方区域，供该下层芯...

【专利技术属性】
技术研发人员：黄荣彬，张锦煌，刘正仁，黄致明，黄建屏，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：71[中国|台湾]