用于在半导体器件中形成接触孔的方法技术

一种在半导体器件中形成接触孔的方法，包括：制备包括底结构的基板；形成绝缘层，使得所述绝缘层覆盖所述底结构；在所述绝缘层上形成富硅氧氮化物层；在所述富硅氧氮化物层上形成光阻剂图案；使用所述光阻剂图案作为蚀刻掩模来蚀刻所述富硅氧氮化物层，从而获得硬掩模；以及使用所述光阻剂图案和所述硬掩模作为蚀刻掩模来蚀刻所述绝缘层，以便形成暴露所述底结构的部分的接触孔。

【技术实现步骤摘要】

本专利技术涉及一种；并且更具体地，涉及一种在100nm级动态随机访问存储器中使用硬掩模来形成接触孔的方法。尽管本专利技术已应用于特定存储器件，仍可有其它应用。
技术介绍
由于半导体器件已高度集成，设计规则也已减少。因此，需要更加精确地控制制造工艺。在亚-100nm动态随机访问存储器(DRAM)中尤其需要更精确的控制，并且研究者们已加强尝试在金属线与位线之间、基板上的导电层与位线之间或基板的有源区与电容器的电极之间形成金属接触。然而，大规模集成电路已宣告单元器件间在高度上的差异，并且因此，形成用于金属接触的深接触孔变得愈加困难。光阻剂图案用作形成深接触孔的蚀刻掩模。然而需要降低光阻剂图案的厚度以满足大规模集成电路。因此，当在形成深接触孔的蚀刻工艺期间单独使用光阻剂图案时，底结构可能受到蚀刻工艺破坏。这可能发生，因为光阻剂图案的部分可由于光阻剂图案的不充足的厚度裕度而破坏。因此，取代使用光阻剂图案，硬掩模被用于形成深接触孔。这种硬掩模可包括氮化物或多晶硅。在使用氮化物层作为硬掩模以便形成深接触孔的情况下，由于不同的压应力水平，在氮化物层和氧化物层之间可能存在应力，并且因此该氮化物层趋向于被提升，导致器件特性的降级。当使用多晶硅层作为硬掩模用于形成深接触孔时，多晶硅层较小可能被提升。然而，多晶硅层应被形成为厚度大于约3,000，以对深接触孔确保充足蚀刻裕度。多晶硅层的厚度可导致延长的处理时间和不期望的延迟。此外，随着多晶硅层的厚度增加，硬掩模的蚀刻变得更加困难，导致硬掩模具有退化的轮廓。因此，使用具有退化轮廓的硬掩模可导致深接触孔的减小的底部面积。专利技术内容根据本专利技术，提供了一种通过防止用作硬掩模的氮化物层由于该氮化物层和氧化物层之间的不同应力水平被提升而在具有改善的器件特性的半导体器件中形成接触孔的方法，所述氧化物层形成于氮化物层之下且用作层间绝缘层。根据本专利技术的一个实施例，提供了一种用于形成接触孔的方法，包括制备包括底结构的基板；形成绝缘层，使得该绝缘层覆盖所述底结构；在绝缘层上形成富硅(silicon-rich)氧氮化物层；在富硅氧氮化物层上形成光阻剂图案；使用光阻剂图案作为蚀刻掩模来蚀刻富硅氧氮化物层，以形成硬掩模；以及使用光阻剂图案和硬掩模作为蚀刻掩模来蚀刻绝缘层，以形成暴露底结构的部分的接触孔。附图说明本专利技术的以上和其它特征相对于结合附图给出的对实施例的以下描述而将变得更好地被理解，其中图1A至图1C是截面视图，图示了根据本专利技术的一个特定实施例的；图2A示出在剥除光阻剂图案之前和之后的基于常规氧氮化硅的硬掩模中心部分和边缘部分的扫描电子显微图像；以及图2B示出根据本专利技术的另一特定实施例在光阻剂图案之前和之后的基于富硅氧氮化物的硬掩模的中心部分和边缘部分的扫描电子显微图像。具体实施例方式将参考附图详细描述根据本专利技术的实施例的一种在半导体器件中形成接触孔的方法。为了清楚，放大了附图中的层和区的厚度，并且当描述一层形成于另一层或基板“上”时，意味着该层直接形成于所述另一层或所述基板上，或者可在它们之间插入第三层。此外，即使在不同附图中，相似的参考号也指示相似元件。图1A至1C是截面视图，图示了根据本专利技术的一个特定实施例的。特别地，该实施方法应用于在动态随机访问存储器(DRAM)中形成接触孔。参考图1A，在基板10上形成第一层间绝缘层11。第一层间绝缘层11可以是高密度等离子体(HDP)氧化物层、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)层、等离子体增强原硅酸四乙酯(PETEOS)层、不掺杂的硅酸盐(USG)层、氟化硅酸盐玻璃(FSG)层、碳掺杂的氧化物(CDO)层、有机硅酸盐玻璃(OSG)层、或其层压层。执行化学机械抛光(CMP)工艺来平坦化第一层间绝缘层11。该平坦化的第一层间绝缘层11然后被蚀刻以形成开口100，并且尽管未示出，导电材料被填充到开口100中并且然后被平坦化，从而形成用于接合性塞接触(landing plug contact)的塞12。塞12可被形成为接触基板10的有源区，并且可由多晶硅形成。参考图1B，第二层间绝缘层13形成在第一层间绝缘层11和塞12上。第二层间绝缘层13包括从由HDP氧化物、BPSG、PSG、PETEOS、USG、CDO以及OSG组成的组中所选择的基于氧化物的材料。第二层间绝缘层13使用CMP工艺来平坦化。位线14和第一硬掩模15顺序形成在第二层间绝缘层13的预定部分上。位线14包括多晶硅或硅化钨。在使用硅化钨层的情况下，该硅化钨层的厚度范围从约200到约1,000。如果形成用于位线14的阻挡金属层，该阻挡金属层被形成为范围从约100到约1,000的厚度。同样，第一硬掩模15包括从氮化物、氮化的氧化物(nitrided oxide)、氮化钨、多晶硅、氧化物、无定形碳以及其组合所组成的组中所选择的材料。第一硬掩模15具有范围从约2,000到约4,000的厚度。通过在CF4/CHF3/O2/Ar的气体混合物的气氛中以约20mTorr到约70mTorr的压力和约300W到约1,000W的功率所执行的蚀刻工艺来获得该第—硬掩模15。在SF6/BCl3/N2/Cl2的气体混合物的气氛中以约20mTorr到约70mTorr的压力和约300W到约1,000W的功率来蚀刻硅化钨层。间隔物16在位线14和第一硬掩模15的侧壁上形成。该间隔物16包括氮化物材料或基于氧化物的材料，并具有范围从约50到约150的厚度。第三层间绝缘层17在以上所得到的结构之上形成。该第三层间绝缘层17使用用于形成第二层间绝缘层13的相同材料而形成在单个层中或在层压层中。如果第三层间绝缘层17是HDP氧化物层，该HDP氧化物层被形成为范围从约5,000到约10,000的厚度。参考图1C，第二硬掩模18在第三层间绝缘层17的预定部分上形成。该第二硬掩模18具有范围从约500到约2,000的厚度。硬掩模18可包括具有到第三层间绝缘层17的良好粘合性的氧氮化硅(SiON)。SiON的成分被改变以具有高含量的硅，以便防止当使用典型的SiON时由于第二硬掩模18的降低的蚀刻选择性而引起的对顶结构的破坏。更具体地，富硅氧氮化硅的硅含量在约20％到约50％的范围内。该富硅氧氮化物可改善蚀刻选择性且防止界面层被提升。在第二硬掩模18形成的更多细节中，尽管未示出，光阻剂层在硬掩模层上形成且通过使用掩模的曝光和显影工艺而图案化。利用光阻剂图案PR，硬掩模层得到蚀刻，由此获得第二硬掩模18。该硬掩模层的蚀刻使用CF4/CHF3/O2/Ar的气体混合物以约20mTorr到约70mTorr的压力和约50W到约500W的功率来执行。第二硬掩模18形成之后，第三层间绝缘层17被原地(in-situ)(即在进行用于第二硬掩模18的硬掩模层的蚀刻的相同室)蚀刻，由此形成暴露塞12的存储节点接触孔19。在C4F8/C5F8/C4F6/CH2F2/Ar/O2/Co/N2的气体混合物的气氛中，以约15mTorr到约50mTorr的压力和约1,000W到约2,000W的功率来执行对第三层间绝缘层17的蚀刻。随后在CF4/O2/Ar的气体混合物的气氛中以约10mTorr到约50mTorr的压力和约50W本文档来自技高网...

【技术保护点】
一种用于形成半导体器件的方法，包括：制备具有底结构的基板；在所述基板上形成绝缘层，使得所述绝缘层覆盖所述底结构；在所述绝缘层上形成富硅氧氮化物层；在所述富硅氧氮化物层上形成光阻剂图案；使用所述光阻剂图 案作为蚀刻掩模来蚀刻所述富硅氧氮化物层，以形成硬掩模；以及使用所述光阻剂图案以及所述硬掩模作为蚀刻掩模来蚀刻所述绝缘层，以形成暴露所述底结构的部分的接触孔。

【技术特征摘要】
KR 2005-6-22 10-2005-00539441.一种用于形成半导体器件的方法，包括制备具有底结构的基板；在所述基板上形成绝缘层，使得所述绝缘层覆盖所述底结构；在所述绝缘层上形成富硅氧氮化物层；在所述富硅氧氮化物层上形成光阻剂图案；使用所述光阻剂图案作为蚀刻掩模来蚀刻所述富硅氧氮化物层，以形成硬掩模；以及使用所述光阻剂图案以及所述硬掩模作为蚀刻掩模来蚀刻所述绝缘层，以形成暴露所述底结构的部分的接触孔。2.权利要求1的方法，其中形成富硅氧氮化物层包括将所述富硅氧氮化物层形成为含有约20％到约50％的硅。3.权利要求1的方法，其中蚀刻所述富硅氧氮化物层和蚀刻所述绝缘层包括蚀刻所述富硅氧氮化物层和在相同室中原地蚀刻所述绝缘层。4.权利要求1的方法，其中蚀刻所述富硅氧氮化物层包括在CF4/CHF3/O2/Ar的气体混合物的气氛中以约20mTorr到约70mTorr的压力和约50W到约500W的功率来蚀刻所述富硅氧氮化物层。5.权利要求1的方法，其中蚀刻所述绝缘层包括在C4F8/C5F...

【专利技术属性】
技术研发人员：黄昌渊，李东德，崔益寿，李洪求，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]