用于设置具有自适应等离子体源的等离子体室的方法、使用该等离子体室的等离子体蚀刻方技术

这里所公开的是一种用于在等离子体室中生成等离子体的等离子体室设置方法。制备多个等离子体线圈，包括第一等离子体源线圈、第二等离子体源线圈和第三等离子体源线圈，该第二等离子体源线圈在其中心部分具有高于第一等离子体源线圈蚀刻速率的蚀刻速率，该第三等离子体源线圈在其边缘部分具有高于第一等离子体源线圈蚀刻速率的蚀刻速率。将第一等离子体源线圈设置在等离子体室上，并蚀刻测试芯片。对测试芯片的每个位置的蚀刻速率进行分析，并基于分析结果利用第二等离子体源线圈或第三等离子体源线圈代替第一等离子体源线圈。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体制造设备，并更具体而言，涉及一种设置具有自适应等离子体源的等离子体室的方法、一种使用该等离子体室的等离子体蚀刻方法以及一种制造自适应等离子体源的方法。
技术介绍
在过去二十年中，用于制造超大规模集成(ULSI)电路器件的技术显著地进展。通过提供能支持需要根本技术的半导体制造工艺的半导体制造设备，这种显著的进展是可能的。等离子体室越来越多地用在除蚀刻工艺之外的沉积工艺中，其中等离子体室是半导体制造设备中的一种类型，沉积工艺是等离子体室的主要工艺。等离子体室用于在其中形成等离子体并利用等离子体执行如蚀刻和沉积的工艺。基于等离子体生成源，等离子体室可分类为若干类型。例如，等离子体室分类成电子回旋共振(ECR)等离子体源型等离子体室、螺旋波激发等离子体(HWEP)源型等离子体室、电容耦合等离子体(CCP)源型等离子体室以及感应耦合等离子体(ICP)源型等离子体室。最近，已提出了一种自适应等离子体源，其结构修改为使得不仅具有感应耦合等离子体源的特征还具有电容耦合等离子体源的特征。ICP源或自适应等离子体源将射频功率供给到感应线圈以便于生成磁场，并使用由生成的磁场所感应的电场在等离子体室的内部中心俘获电子，以便甚至在低压生成高密度等离子体。ICP源或自适应等离子体源具有的优点在于，与ECR等离子体源或HWEP源相比，ICP源或自适应等离子体源结构简单，并且可相对地易于获得大尺寸的等离子体。当ICP源或自适应等离子体源安装在等离子体室上来执行蚀刻工艺时，对晶片的每个位置而言蚀刻速率可以不同。有若干原因引起蚀刻速率的不同，而且这些原因可按情形通过工艺技术的使用来解决。然而，因设备相关原因尤其是等离子体源特征造成的蚀刻速率的不同非常难以通过使用工艺技术来克服。另一方面，由于半导体器件已迅速地大规模集成并且设计规则已迅速地减小，光致抗蚀剂逐渐地变薄，而且电路线宽也变窄。出于此原因，用于制造半导体器件的蚀刻工艺，例如用于形成金属线的蚀刻工艺，需要非常高的蚀刻选择比。这主要是因为，虽然随着半导体器件的大规模集成，在光刻过程中施加的光致抗蚀剂的厚度变得更薄，但是例如硬掩模层厚度的绝缘层厚度变得更厚，该绝缘层是待蚀刻的层。此外，由于有机底抗反射涂膜基本上提供在光致抗蚀剂层下，光致抗蚀剂层的厚度进一步减小。从而，在用于制造大规模集成半导体器件的蚀刻工艺中，实现高光致抗蚀剂选择比是重要的。然而，已知利用传统ICP源型等离子体室装置非常难以实现高光致抗蚀剂选择比。这是因为必须施加例如约800W至1000W源功率的高等离子体源功率，以便于在传统ICP源型等离子体室中在所需水平获得金属线图案的垂直轮廓。还已知这种高等离子体源功率的应用引起了光致抗蚀剂选择比的减小。当将约1000W的等离子体源功率施加在传统ICP源型等离子体室中时，难以实现甚至约2.5或更小的低光致抗蚀剂选择比。同样，当施加这种高等离子体源功率时，由于高等离子体源功率严重地引起晶片弧化问题，而且由于工艺室内部元件的蚀刻严重地引起了粒子增加问题。为了实现高光致抗蚀剂选择比并为了解决粒子增加的问题，需要在较低水平施加等离子体源功率。然而，等离子体源功率必须保持在高水平以便于在传统ICP源型等离子体室蚀刻装置中获得金属线图案的垂直轮廓，如上所述。从而，当降低等离子体源功率来解决粒子增加问题并增加光致抗蚀剂选择比时，损伤了金属线图案的垂直轮廓。也就是说，在传统型ICP源型等离子体装置中，高光致抗蚀剂选择比与金属线图案的垂直轮廓相矛盾。有鉴于此，已经需要开发一种新颖的等离子体蚀刻方法，该方法能使用新提出的自适应等离子体源在低等离子体源功率实现令人满意的图案垂直轮廓，在高水平保持蚀刻速率以便提高产率，并实现高光致抗蚀剂选择比。自适应等离子体源包括设置在其中心的线圈套以及多个单元线圈，该多个单元线圈螺旋地绕在线圈套上，而每个单元线圈的一端固定到线圈套。在具有上述结构的等离子体源中，单元线圈之间的间隔和每个单元线圈的截面积影响等离子体室中生成的等离子体的密度和均匀性。从而，需要形成更精确的等离子体源。然而明显地，等离子体源过度精确的制造追求严重地恶化了等离子体源的实用性。
技术实现思路
因此，考虑上述问题而实现本专利技术，而且本专利技术的目的是提供一种设置具有自适应等离子体源的等离子体室的方法以便以与晶片位置无关的均匀蚀刻速率来执行蚀刻工艺。本专利技术的另一目的是提供一种等离子体蚀刻方法，该方法能以低的等离子体源功率实现令人满意的图案垂直轮廓，将蚀刻速率保持在高水平以便于增加产率，以及实现高的光致抗蚀剂选择比。本专利技术的又一目的是提供一种等离子体源制造方法，该方法适于具有的高可靠性、短的处理时间和降低的处理成本的大规模生产。根据本专利技术的一个方面，通过提供一种等离子体室设置方法可实现以上和其它目的，该方法用于将自适应等离子体源线圈设置在等离子体室上，并使用等离子体源线圈在等离子体室中生成等离子体，其中等离子体室设置方法包括以下步骤制备包括第一等离子体源线圈、第二等离子体源线圈和第三等离子体源线圈的多个等离子体线圈，第二等离子体源线圈在其中心部分具有高于第一等离子体源线圈蚀刻速率的蚀刻速率，第三等离子体源线圈在其边缘部分具有高于第一等离子体源线圈蚀刻速率的蚀刻速率；将第一等离子体源线圈设置在等离子体室上，并蚀刻测试芯片；以及对测试芯片的每个位置的蚀刻速率进行分析，并基于分析结果利用第二等离子体源线圈或第三等离子体源线圈代替第一等离子体源线圈。每个等离子体源线圈包括设置在其中心的线圈套；以及多个单元线圈，螺旋地绕在线圈套上，而每个单元线圈的一端固定到线圈套，单元线圈的数目为m，其中m是2或更大的正数，每个单元线圈具有由以下等式表示的预定匝数(n)n＝ax(b/m)，其中a和b分别是正数。第一等离子体源线圈具有其上表面为平坦的线圈套，第二等离子体源线圈具有其上表面为凹陷的线圈套，而第三等离子体源线圈具有其上表面为凸起的线圈套。尽管距第一等离子体源线圈中心的径向距离增加，但第一等离子体源线圈的单元线圈之间的间隔是均匀的，随着距第二等离子体源线圈中心的径向距离增加，第二等离子体源线圈的单元线圈之间的间隔逐渐增加，而随着距第三等离子体源线圈中心的径向距离增加，第三等离子体源线圈的单元线圈之间的间隔逐渐减小。尽管距第一等离子体源线圈中心的径向距离增加，但第一等离子体源线圈的每个单元线圈的截面积是均匀的，随着距第二等离子体源线圈中心的径向距离增加，第二等离子体源线圈的每个单元线圈的截面积逐渐增加，而随着距第三等离子体源线圈中心的径向距离增加，第三等离子体源线圈的每个单元线圈的截面积逐渐减少。线圈套包括下套部分和上套部分，下套部分由与上套部分的材料不同的材料制成。如果基于针对测试芯片的每个位置的蚀刻速率分析结果，确定在测试晶片的中心部分的蚀刻速率高于在测试晶片的边缘部分的蚀刻速率，则第一等离子体源线圈由第三等离子体源线圈代替，然后使用第三等离子体源线圈执行主蚀刻工艺。如果基于针对测试芯片的每个位置的蚀刻速率分析结果，确定在测试晶片的边缘部分的蚀刻速率高于在测试晶片的中心部分的蚀刻速率，则第一等离子体源线圈由第二等离子体源线圈代替，然后使用第二等离子体源线圈执行主蚀刻工艺。根据包括自适应等离本文档来自技高网...

【技术保护点】
一种等离子体室设置方法，用于将自适应等离子体源线圈设置在等离子体室上，并使用所述等离子体源线圈在所述等离子体室中生成等离子体，其中所述等离子体室设置方法包括以下步骤：制备包括第一等离子体源线圈、第二等离子体源线圈和第三等离子体源线圈 的多个等离子体源线圈，所述第二等离子体源线圈在其中心部分具有高于所述第一等离子体源线圈蚀刻速率的蚀刻速率，所述第三等离子体源线圈在其边缘部分具有高于所述第一等离子体源线圈蚀刻速率的蚀刻速率；将所述第一等离子体源线圈设置在所述等离子体 室上，并蚀刻测试芯片；以及对所述测试芯片的每个位置的蚀刻速率进行分析，并基于分析结果利用所述第二等离子体源线圈或所述第三等离子体源线圈代替所述第一等离子体源线圈。

【技术特征摘要】
【国外来华专利技术】KR 2003-12-22 10-2003-0094413;KR 2003-12-23 10-2001.一种等离子体室设置方法，用于将自适应等离子体源线圈设置在等离子体室上，并使用所述等离子体源线圈在所述等离子体室中生成等离子体，其中所述等离子体室设置方法包括以下步骤制备包括第一等离子体源线圈、第二等离子体源线圈和第三等离子体源线圈的多个等离子体源线圈，所述第二等离子体源线圈在其中心部分具有高于所述第一等离子体源线圈蚀刻速率的蚀刻速率，所述第三等离子体源线圈在其边缘部分具有高于所述第一等离子体源线圈蚀刻速率的蚀刻速率；将所述第一等离子体源线圈设置在所述等离子体室上，并蚀刻测试芯片；以及对所述测试芯片的每个位置的蚀刻速率进行分析，并基于分析结果利用所述第二等离子体源线圈或所述第三等离子体源线圈代替所述第一等离子体源线圈。2.如权利要求1所述的方法，其中所述等离子体源线圈中的每个包括设置在其中心的线圈套；以及多个单元线圈，螺旋地绕在所述线圈套上，而所述单元线圈中每个的一端固定到所述线圈套，所述单元线圈的数目为m，其中m是二或更大的正数，所述单元线圈中的每个具有由以下等式所表示的预定匝数(n)n＝a×(b/m)，其中a和b分别是正数。3.如权利要求2所述的方法，其中所述第一等离子体源线圈具有其上表面为平坦的线圈套，所述第二等离子体源线圈具有其上表面为凹陷的线圈套，而所述第三等离子体源线圈具有其上表面为凸起的线圈套。4.如权利要求2所述的方法，其中尽管距所述第一等离子体源线圈中心的径向距离增加，但所述第一等离子体源线圈的单元线圈之间的间隔是均匀的，随着距所述第二等离子体源线圈中心的径向距离增加，所述第二等离子体源线圈的单元线圈之间的间隔逐渐增加，以及随着距所述第三等离子体源线圈中心的径向距离增加，所述第三等离子体源线圈的单元线圈之间的间隔逐渐减小。5.如权利要求2所述的方法，其中尽管距所述第一等离子体源线圈中心的径向距离增加，但所述第一等离子体源线圈的单元线圈中每个的截面积是均匀的，随着距所述第二等离子体源线圈中心的径向距离增加，所述第二等离子体源线圈的单元线圈中每个的截面积逐渐增加，以及随着距所述第三等离子体源线圈中心的径向距离增加，所述第三等离子体源线圈的单元线圈中每个的截面积逐渐减少。6.如权利要求2所述的方法，其中所述线圈套包括下套部分和上套部分，所述下套部分由不同于所述上套部分材料的材料制成。7.如权利要求1所述的方法，其中，如果基于对所述测试芯片的每个位置的蚀刻速率分析结果，确定在所述测试晶片的中心部分的蚀刻速率高于在所述测试晶片的边缘部分的蚀刻速率，则所述第一等离子体源线圈由所述第三等离子体源线圈代替，然后使用所述第三等离子体源线圈执行主蚀刻工艺。8.如权利要求1所述的方法，其中，如果基于对所述测试芯片的每个位置的蚀刻速率分析结果，确定在所述测试晶片的边缘部分的蚀刻速率高于在所述测试晶片的中心部分的蚀刻速率，则所述第一等离子体源线圈由所述第二等离子体源线圈代替，然后使用所述第二等离子体源线圈执行主蚀刻工艺。9.一种等离子...

【专利技术属性】
技术研发人员：宋荣洙，吴相龙，金升基，金南宪，吴荣根，李堵汉，
申请(专利权)人：自适应等离子体技术公司，
类型：发明
国别省市：KR[韩国]