ＣＭＯＳ硅化物金属栅集成制造技术

本发明专利技术提供了一种互补金属氧化物半导体集成工艺，用于在栅电介质之上制造多个硅化金属栅。使用本发明专利技术的集成方案形成的每个硅化金属栅具有相同的硅化物金属相以及基本相同的高度，而不管硅化物金属栅的尺寸如何。本发明专利技术还提供了形成具有硅化触点的ＣＭＯＳ结构的多种方法，其中多晶硅栅高度在半导体衬底的整个表面上基本相同。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及在半导体衬底上的电路器件的制造，更具体地说，涉及用于形成基本具有相同高度的硅化物金属栅的互补金属氧化物半导体(CMOS)晶体管制造方法。本专利技术还涉及在不影响多晶硅栅导体的高度的情况下形成硅化源漏区的方法。
技术介绍
在整个现有技术中，金属栅集成已被证明在CMOS晶体管的常规工艺流程中很难实现。在源漏(S/D)结激活退火所需的高温处理过程中，大多数金属栅材料与栅电介质交互作用。为了使金属栅叠层不经受高温退火，已开发出了“栅最后(gate last)”和“替换栅(replacement gate)”的工艺，其中栅叠层被最后制造并且在后面的处理期间保持低于500℃。虽然现有技术的替换栅工艺增加了金属栅的材料选择的数量，但是工艺复杂度和成本提高了。2002年11月20日递交的、共同转让的美国申请No.10/300,165描述了一种用于在不使用“替换栅”工艺的常规CMOS晶体管处理流程中形成金属栅硅化物的方法。在这种替换方法中，增加的处理步骤的数量已被最小化，因而使复杂度变为最低，并使成本下降。免除“替换栅”工艺是一个很大的优点。在’165申请中描述的方法的第二个优点是能够利用标准物理气相沉积来沉积硅化物金属。由于在’165申请中金属不直接沉积在栅电介质上，所以不需要化学气相沉积(CVD)或原子层沉积(ALD)，这通过取消等离子体的使用而将栅电介质损害减到最小。另一个优点是在硅化物金属栅形成后栅电介质易于钝化。氢很容易扩散穿过硅化物，从而实现常规的炉退火工艺中的钝化。增加几个步骤就可以完成在常规的CMOS工艺流程中形成金属栅硅化物的操作。下面是对这样的工艺流程的说明在源漏区的硅化(silicidation)过程中，在栅多晶硅(即polySi)的上面一般需要氮化物或氧化物盖层。氧化物或氮化物盖层在源漏硅化期间防止栅多晶硅区的硅化。除了包含多晶硅盖层以外，在源漏区上形成硅化物触点的过程中的所有其他处理步骤都是已有的。在硅化物源漏触点形成后，一般在CMOS结构上沉积氮化物/氧化物双层并将其平坦化，以便覆盖源漏硅化物和沟槽隔离区。平坦化操作一般使用化学机械抛光(CMP)工艺来完成。执行CMP，使得多晶硅栅叠层上的盖层被去除，并且多晶硅与平坦化的表面接触。此时，常规的自对准硅化物(即salicide，自对准多晶硅化物)工艺可被用来形成硅化物金属栅。此后，遵照常规的CMOS集成流程来形成多个后端互连层级。上述硅化物金属栅工艺的不利之处在于在CMP之后，多晶硅栅高度(厚度)根据栅极的长度而变。发生这种变化的起因在于(1)在栅极CMP期间在芯片(die)内、在晶片(wafer)内、晶片与晶片间以及批次与批次间的不一致性，和(2)在浅沟槽隔离(STI)CMP和后面的清洁期间产生的STI和硅表面(有源区)之间的引入形态(incoming topography)。虽然已对STI CMP进行优化以使STI到Si的梯级高度最小化，但是这样的梯级高度仍然存在并且依赖器件的图案密度而变。这种梯级高度的任何变化随后会在栅极CMP期间被转换成栅极高度变化。栅极CMP本身向具有不同图案密度的结构特征中加入了更多的不均一性以及栅极高度的变化。两者加在一起可能在给定的晶片内产生高达400的栅极高度变化。由于这样的变化，当硅化物金属沉积时，可能形成硅化物的不同相，这是因为在不同的栅极中，存在不同量的可在硅化物形成过程中耗用的多晶硅。这些不同的相可能导致不同的功函数(从而不同的晶体管导通电压)以及电阻变化(器件性能)。考虑到以上缺点，需要提供一种新的、改进的CMOS硅化物金属栅集成方案，该方案不管栅极尺寸如何，允许在基本具有相同高度的多晶硅区上形成硅化物金属栅。
技术实现思路
在本专利技术的第一实施方案中，提供了一种CMOS硅化物金属栅集成方法，它不存在多晶硅栅叠层高度变化的缺点，而这种多晶硅栅叠层高度变化导致硅化物金属栅相的变化。本专利技术的集成方法将处理复杂度保持为最小，从而不增加CMOS晶体管的生产成本。在本专利技术的第一实施方案中，通过在多晶硅栅之上使用厚的电介质盖层(厚度大约为20nm或20nm以上，更加优选地是50nm或50nm以上)来实现以上目的。在层间电介质沉积并平坦化之后，利用反应离子蚀刻(RIE)，对于层间电介质和多晶硅栅有选择地去除电介质盖层。由于多晶硅栅未被蚀刻，所以无论栅极尺寸(长度)如何，它都会在整个晶片上具有基本相同的厚度(即，作为沉积厚度)。在消耗多晶硅形成金属栅硅化物后，由于本专利技术的集成方案所提供的初始均一的多晶硅的缘故，在整个晶片上的硅化物高度和硅化物相将基本相同。横截面成像可被用来确定由本专利技术的第一实施方案的集成方案形成的金属栅硅化物的高度。本专利技术的集成方案相对于现有技术的集成方案的一个主要优点就是无论栅极尺寸如何，发生用于硅化物形成的金属多晶硅反应都将耗用相同量的多晶硅，这防止不均一或不完整相的形成。举个例子，利用现有技术的集成方案，由于尺寸的不同，某些栅极具有的多晶硅可能是其他栅极的两倍之多。在这种情况下，如果CoSi2应被形成在具有较多多晶硅的较厚的栅极上，但是CoSi2将形成在具有较少多晶硅的较薄的栅极上，那么CoSi相将形成。CoSi相与CoSi2相比具有高5到6倍的电阻率。广义地说，本专利技术的第一实施方案包括以下步骤提供多个覆在半导体衬底上的多晶硅栅，每个多晶硅栅包括设在其上表面上的电介质盖层； 在半导体衬底中形成硅化源漏区；在半导体衬底上形成平坦化的电介质叠层；执行蚀刻工艺，以露出每个多晶硅栅的上表面；以及执行自对准硅化物工艺，该工艺将每个多晶硅栅转换成金属硅化物栅，其中每个金属硅化物栅具有基本相同的高度，由相同的硅化物相组成，并且对于相同的多晶硅离子注入条件具有基本相同的功函数。本专利技术的另一个方面涉及使用上述本专利技术的集成方案生产的CMOS结构。广义地说，本专利技术的CMOS结构包括设在栅电介质的表面顶上的多个硅化金属栅，每个硅化金属栅由相同的硅化物相组成，具有基本相同的高度，并且对于相同的多晶硅离子注入条件具有基本相同的功函数，而不管硅化金属栅的尺寸如何。本专利技术的第二实施方案涉及形成具有硅化源漏区(即，触点)的CMOS结构，从而在半导体结构的整个表面上多晶硅栅的高度基本相同的方法。本专利技术的第二实施方案包括以下步骤提供一种结构，该结构包括覆在半导体衬底上的多个多晶硅栅；在包括多晶硅栅和半导体衬底的所述结构的顶上沉积金属，该金属将用可选的盖层来硅化；通过在每个多晶硅栅之间进行软熔(reflow，回流)，形成凹进的(recessed)材料；从每个多晶硅栅的顶部去除硅化物金属和可选的盖层；去除通过软熔形成的凹进的材料；以及对所述结构进行退火处理，以便在每个多晶硅栅之间形成硅化物触点(源漏)区。本专利技术的第三实施方案涉及一种形成具有硅化源漏区的CMOS结构，从而在半导体结构的整个表面上多晶硅栅的高度也基本相同的方法。提供一种结构，该结构包括覆在半导体衬底上的多个多晶硅栅；在包括多晶硅栅和半导体衬底的所述结构的顶上形成双膜层，该双膜层包括含金属层和盖层； 在半导体衬底上形成平坦化电介质；在每个多晶硅栅的顶上露出含金属层；从每个多晶硅栅的顶部去除含金属层；以及对所述结构进行退火处理，以便在每个多晶硅栅之间本文档来自技高网...

【技术保护点】
一种用于制造互补金属氧化物半导体（ＣＭＯＳ）结构的工艺，包括：提供多个覆在半导体衬底上的多晶硅栅，每个多晶硅栅包括位于其上表面上的电介质盖层；在所述半导体衬底中形成硅化源漏区；在所述半导体衬底上形成平坦化的电介质叠层；执行蚀刻工艺，以露出每个多晶硅栅的上表面；以及执行将每个多晶硅栅转换为金属硅化物栅的自对准硅化物工艺，其中每个金属硅化物栅具有基本相同的高度，由相同的硅化物相组成，并且对于相同的多晶硅离子注入条件具有基本相同的功函数。

【技术特征摘要】
【国外来华专利技术】US 2004-2-25 10/786,9011.一种用于制造互补金属氧化物半导体(CMOS)结构的工艺，包括提供多个覆在半导体衬底上的多晶硅栅，每个多晶硅栅包括位于其上表面上的电介质盖层；在所述半导体衬底中形成硅化源漏区；在所述半导体衬底上形成平坦化的电介质叠层；执行蚀刻工艺，以露出每个多晶硅栅的上表面；以及执行将每个多晶硅栅转换为金属硅化物栅的自对准硅化物工艺，其中每个金属硅化物栅具有基本相同的高度，由相同的硅化物相组成，并且对于相同的多晶硅离子注入条件具有基本相同的功函数。2.如权利要求1所述的方法，其中，所述多个多晶硅栅被形成在栅电介质之上。3.如权利要求1所述的方法，其中，所述多个多晶硅栅是通过沉积、光刻和蚀刻形成的。4.如权利要求1所述的方法，其中，所述电介质盖层由氮化物构成。5.如权利要求1所述的方法，其中，提供多个多晶硅栅的步骤包括在所述多晶硅栅的每个露出的侧壁上形成至少一个间隔层。6.如权利要求5所述的方法，其中，所述至少一个间隔层包括第一间隔层和第二间隔层，其中，所述第一间隔层的厚度比第二间隔层窄。7.如权利要求1所述的方法，其中，在源漏区上形成硅化触点的步骤包括在所述半导体衬底上沉积金属，并执行自对准硅化物工艺。8.如权利要求7所述的方法，其中，所述金属包括Ti、Ta、W、Co、Ni、Pt、Pd或它们的合金。9.如权利要求8述的方法，其中，所述金属是Co、Ni或Pt。10.如权利要求7所述的方法，其中，所述自对准硅化物工艺包括第一退火、选择性蚀刻步骤和可选的第二退火。11.如权利要求7所述的方法，还包括在金属沉积之前，在所述半导体衬底之上形成一层硅。12.如权利要求1所述的方法，其中，形成平坦化的电介质叠层的步骤包括沉积和平坦化。13.如权利要求1所述的方法，其中，形成平坦化的电介质叠层的步骤包括形成蚀刻停止层，形成层间电介质，以及对该层间电介质进行平坦化处理。14.如权利要求1所述的方法，其中，所述蚀刻工艺包括反应离子蚀刻步骤。15.如权利要求1所述的方法，其中，所述自对准硅化物工艺包括在每个多晶硅栅的至少露出的上表面之上沉积平铺硅化物金属层，进行第一退火以全部或部分耗用所述多晶硅栅，选择性地蚀刻未反应的硅化物金属，以及可选地执行第二退火。16.如权利要求15所述的方法，其中，所述硅化物金属包括Ti、Ta、W、Co、Ni、Pt、Pd或它们的合金。17.如权利要求16所述的方法，其中，所述硅化物金属是Co、Ni或Pt。18.如权利要求15所述的方法，所述第一退火是在从大约350℃到大约550℃范围内的温度下进行的。19.如权利要求15所述的方法，其中，所述可选的第二退火是在从大约600℃到大约800℃范围内的温度下进行的。20.一种CMOS结构，包括位于栅电介质的表面之上的多个硅化金属栅，所述硅化金属栅中的每一个都由相同的硅化物相组成，具有基本相同的高度，并且对于相同的多晶硅离子注入条件具有基本相同的功函数，而不管所述硅化金属栅的尺寸如何。21.如权利要求20所述的CMOS结构，其中，所述硅化金属栅包括从由Ti、Ta、W、Co、Ni、Pt、Pd和它们的合金组成的组中选出的金属。22.如权利要求21所述的CMOS结构，其中，所述金属是Co、Ni或Pt。23.如权利要求20所述的CMOS结构，还包括位于每个硅化金属栅和半导体衬底之间的栅电介质。24.如权利要求23所述的CMOS结构，其中，所述栅电介质包括SiO2、SiOxNy、HfO2、ZrO2、Al2O3、TiO2、La2O3、Y2O3、SrTiO3、LaAlO3、硅酸盐或者它们的组合。25.如权利要求20所述的CMOS结构，还包括与每个硅化金属栅邻接的硅化源漏区。26.如权利要求20所述的CMOS结构，其中，每个硅化金属栅包括CoSi2、PtSi或NiSi。27.如权利要求20所述的CMOS结构，其中，至少一个间隔层被设在每个硅化金属栅的侧壁上。28.如权利要求27所述的CMOS结构，其中，所述至少一个间隔层包括...

【专利技术属性】
技术研发人员：里基S艾莫斯，黛安C博伊德，小西里尔卡布拉尔，理查德D卡普兰，贾库伯T克德泽尔斯基，顾伯聪，李宇萤，李瑛，安达C莫库塔，维嘉纳拉亚纳，安L斯蒂根，玛赫斯瓦仁苏仁德拉，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]