提高可靠性和成品率的消除铜位错的方法技术

依照本发明专利技术的实施例提供了形成避免由铜迁移引起缺陷的金属互连结构的方法。依照具体实施例，在化学机械抛光和随后覆盖的阻挡层形成之前，电镀的铜部件经受了短暂的退火。这种退火意图引起铜的迁移并导致凸起或空洞的形成，然后通过ＣＭＰ步骤去除凸起和空洞。因此，阻挡层可以随后形成在无缺陷表面之上，作为热处理的结果，该无缺陷表面已经经历了沿着晶界的应力释放。

【技术实现步骤摘要】

本专利技术一般地涉及集成电路以及制造半导体器件的集成电路加工方法。更具体地，本专利技术提供了一种用于制造表现出缺陷减少的金属互连结构的方法和设备。本专利技术仅仅是以示例的方式被应用到诸如用于高级信号处理器件的双重镶嵌结构的铜金属镶嵌结构。但是应当认识到本专利技术具有更宽的应用范围。例如，本专利技术可以被应用到微处理器器件、存储器器件、特殊应用集成电路器件以及各种其它的互连结构。
技术介绍
集成电路或“ICs”已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。目前的ICs提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代ICs的发展而变得更小。半导体器件目前以小于约四分之一微米的特征被制造。日益增加的电路密度不仅改进了ICs的复杂度和性能，而且还为消费者提供了较低成本的部件。IC制造设备可能价值数亿，或者甚至几千亿美元。每台制造设备具有一定的晶片生产量，并且每个晶片上具有一定数量的ICs。因此，通过使IC的单个器件变小，可以在每个晶片上制造更多的器件，因此增大了制造设备的产量。使器件变小是非常具有挑战性的，因为用在IC制造中的每个工艺具有极限。就是说，给定的工艺一般只能降低到一定的特征尺寸，并且之后需要改变工艺或者器件布局。这种限制的一个例子是交替形成金属层和电介质层的能力，其中金属层不以噪声的形式相互影响。仅作为例子，在早期的集成电路器件上只要是这种半导体金属层就选用铝金属层，选用铝是因为它提供了良好的导电性并粘住电介质材料以及半导体材料。最近，铝金属层已经部分地被铜互连替代。由于具有低k电介质，铜互连已经被用于形成高级的传统半导体器件。在用于通过铜互连高速传递信号方面铜已经改进了铝的阻抗值。因为器件变得更加小并且对集成度的需求变得更加高，铜和低k电介质材料中的限制包括Cu材料向集成电路的其它部分中的不需要的迁移。因此，导电的铜一般被嵌入诸如氮化硅等阻碍铜迁移的阻挡层材料中。在CMP后铜表面和SiN封盖处的Cu位错是影响铜的后端可靠性失效和电气失效的最主要的杀手结构之一。这种失效的一个例子是由于HTOL应力使两条或多条金属线的局部桥接。Cu位错包括铜的大量迁移、在晶粒生长过程中空洞和晶界的重组过程中空洞的形成。控制Cu位错是改进由这些相关的失效模式引起的可靠性和成品率问题的关键办法。图1A是一个简化剖视图，示出铜部件2形成在电介质4中并被覆盖的氮化硅阻挡层6密封。图1A示出铜中诸如凸起8和空洞10的形貌的存在，可以在覆盖的氮化硅阻挡层中产生不均匀的厚度和钝化。结果，随着将包含铜的结构暴露到热循环中，沿着铜晶界的应力释放可能导致不需要的迁移而使SiN阻挡层断裂。图1B是TEM显微图象，示出由于铜位错引起的应力之后的金属桥接的横截面。图1B示出在无铜位错控制下制造的电的应力金属线，其中观察到沟槽外部的大量的铜迁移。这种迁移引起电子缺失并破坏了晶片的性能。由此可见，需要一种用于加工半导体器件的改进的技术。
技术实现思路
根据本专利技术的实施例，通过在化学机械抛光和覆盖的封盖/阻挡层形成之前将金属暴露以进行短暂的退火，就避免了铜或其它导电材料的迁移的有害作用。这种短暂的退火意图引起导电材料的迁移及其内的突起及空洞的形成，其中的突起和空洞可以通过随后的CMP步骤去除。封盖/阻挡层可以随后形成在无缺陷的表面上，该表面已经响应于热处理经历过沿着晶界的应力释放和迁移。依照本专利技术用于制造包括金属互连结构的集成电路器件的方法的一个实施例包括提供一个第一电介质材料覆盖在半导体衬底的表面上，所述第一电介质材料限定有一个沟槽。在所述沟槽内并在所述第一电介质材料之上形成导体。去除所述沟槽外面的导体。使所述导体经受热能以引起导体迁移，并且然后平面化所述导体。依照本专利技术的在集成电路中制造金属化结构的方法的一个实施例包括将热能施加到导电材料以在覆盖的封盖层形成之前引起导体迁移，并且然后在形成所述封盖层之前去除由迁移所导致的凸起和空洞中的至少一个。依照本专利技术的半导体集成电路器件的一个实施例包括电介质材料；形成在所述电介质材料中的导线；和覆盖在所述导线上的封盖层。由于迁移后紧跟随有在所述封盖层形成之前的学机械抛光，所述导线基本没有空洞或凸起。参考随后的详细说明和附图，可以更全面地理解本专利技术的各种其它目的、特征和优点。附图说明图1A是响应于热循环经历了不需要的铜迁移的铜结构的简化剖视图。图1B是TEM显微图象，示出由于铜位错引起的应力之后的金属桥接的横截面。图2A-2E是用于形成镶嵌结构的工艺流程的简化剖视图。图3是根据本专利技术实施例以形成图2的铜结构的简化流程框图。图4是根据本专利技术的一个实施例的工艺流程形成的金属互连结构的横截面的电子显微图象。图4A示出没有Cu位错缺陷的图4的部分结构的放大的电子显微图象。具体实施例方式根据本专利技术，提供了包括用于半导体器件的制造的方法的技术。更具体地，本专利技术提供了一种形成金属互连结构的方法，其通过在化学机械抛光和覆盖的阻挡层形成之前将导电部件暴露以进行短暂的退火以避免铜材料的不需要的迁移。这种退火意图引起铜的迁移和其中突起和空洞的形成，其中的突起和空洞可以通过随后的CMP步骤去除。封盖/阻挡层可以随后形成在响应于热处理已经经历沿着晶界的应力释放和迁移的无缺陷的表面上。本专利技术仅仅以示例的方式被应用到诸如用于高级信号处理器件的双重镶嵌结构的铜金属镶嵌结构。但是应当认识到本专利技术具有更宽的应用范围。例如，依照本专利技术的可选实施例可以被应用到形成包含不同于铜的，例如铝、Al/Cu合金以及金的金属化结构。依照本专利技术的其它可选实施例可以被用于制造微处理器器件、存储器器件、特殊应用集成电路器件以及各种其它的互连结构。根据本专利技术的实施例的方法可以简要地提供如下1.形成覆盖在衬底上的层间电介质层；2.图案化层间电介质；3.在图案化的层间电介质内层形成衬垫层；4.在图案化的层间电介质的衬垫层中形成铜金属层，其高度超过层间电介质层的表面。5.再结晶铜金属层；6.去除层间电介质外的铜金属层；7.施加热能以引起平面化的铜金属层中的迁移；8.平面化铜金属层以去除迁移所导致的空洞/凸起；9.形成覆盖在金属层上的封盖层；并且10.执行其他需要的步骤。上述顺序的步骤提供了根据本专利技术的实施例的方法。在不脱离权利要求的范围的情况下还可以提供其中增加步骤、去除一个或或多个步骤，或者以不同的顺序设置一个或多个步骤的其它选择。可以通过本说明书和下面更具体的描述找到本方法的更多细节。图2A-E示出依照本专利技术的工艺流程的实施例的步骤的简化剖视图。图2A-E中所示的步骤是在铜的后端工艺流程的金属化工艺的部分。图2A示出该工艺中的第一步。在这个步骤中，铜材料200通过在沟槽202中电镀来形成，并且衬垫204形成在电介质206中。电介质206可以包括部分互连结构，例如形成在半导体衬底的顶端上的层间电介质(ILD)。电介质材料可以包括一种商标为SILK的材料，或应用材料有限公司(Applied Materials，Inc)的称之为黑钻石(BlackDiamond)的材料。图2B示出该工艺中的下一个步骤，其中在电镀之后，最佳退火条件低温(大约本文档来自技高网...

【技术保护点】
一种用于制造包括金属互连结构的集成电路器件的方法，所述方法包括：提供一个第一电介质材料覆盖在半导体衬底的表面上，所述第一电介质材料限定有一个沟槽；在所述沟槽内并在所述第一电介质材料之上形成导体；去除所述沟槽外面的导体 ；使所述导体经受热能以引起导体迁移；并且然后平面化所述导体。

【技术特征摘要】
1.一种用于制造包括金属互连结构的集成电路器件的方法，所述方法包括提供一个第一电介质材料覆盖在半导体衬底的表面上，所述第一电介质材料限定有一个沟槽；在所述沟槽内并在所述第一电介质材料之上形成导体；去除所述沟槽外面的导体；使所述导体经受热能以引起导体迁移；并且然后平面化所述导体。2.如权利要求1所述的方法，其中提供所述第一电介质材料包括提供在所述沟槽内具有衬垫的所述第一电介质材料。3.如权利要求1所述的方法，其中所述第一电介质材料是市售的商标为SILK的材料，或应用材料有限公司的名称为黑钻石的材料。4.如权利要求1所述的方法，其中所述导体通过电镀形成在所述沟槽中。5.如权利要求1所述的方法还包括封盖所述平面化的导体。6.如权利要求1所述的方法，其中所述沟槽外部的导体是通过化学机械抛光来去除的。7.如权利要求1所述的方法，其中导体是通过化学机械抛光来平面化的。8.如权利要求1所述的方法，其中平面化所述导体去除了由迁移所导致的空洞和凸起中的一个。9.如权利要求1所述的方法，其中所述第一电介质材料包括氟硅酸盐玻璃。10.如权利要求1所述的方法，其中施加所述热能包括在大约250-350摄氏度处在惰性气体气氛中加热大约30-90秒。11.如权利要求1所述...

【专利技术属性】
技术研发人员：郑文跃，毛刚，崔剑飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]