存储单元和形成存储单元的方法技术

一种存储单元和形成存储单元的方法。本发明专利技术公开具有两个通栅ｎ－ＦＥＴ、两个上拉ｐ－ＦＥＴ和两个下拉ｎ－ＦＥＴ的在ＳＯＩ、块体或ＨＯＴ晶片上的ＳＲＡＭ单元，以及制造ＳＲＡＭ单元的相关方法。通栅ＦＥＴ和下拉ＦＥＴ是非平面全耗尽ｆｉｎＦＥＴ或三栅ＦＥＴ。下拉ＦＥＴ包括具有相对于通栅和上拉ＦＥＴ的更大沟道宽度和更大栅长度的从而具有更大驱动电流的非平面部分耗尽三栅ＦＥＴ。另外，分别为了最佳电子迁移率和空穴迁移率，ｎ－ＦＥＴ和ｐ－ＦＥＴ的沟道可以包括具有不同晶向的半导体。

【技术实现步骤摘要】

本专利技术一般地涉及半导体集成电路设计领域，更特别地涉及非平面静态随机存取存储器单元设计。
技术介绍
集成电路设计决策经常由器件可扩展性和制造效率驱动。例如，单栅平面金属氧化物半导体场效应晶体管(MOSFET)的尺寸减小经常导致减小的驱动电流，因为器件的宽度跟驱动相关。因此，研发了多栅非平面晶体管，例如双栅FET(例如鳍型FET(finFET))或三栅FET，以提供具有更快的驱动电流和减小的短沟道效应的缩放器件。 FinFET是非平面晶体管，其中全耗尽沟道区在薄半导体鳍的中央形成，并且源区和漏区在跟沟道区相邻的鳍的相对端。在对应于沟道区的区域中的薄鳍的每侧形成栅。有效的鳍宽度由鳍高度决定(例如，短的宽鳍可以导致沟道的部分耗尽)。对于双栅fin-FET，大约为栅长度的四分之一(或更小)的鳍厚度可以保证对有害的短沟道效应，例如阈值电压的可变性和过度的漏极漏电流的抑制。另外，可以通过使用多个鳍增加finFET器件的有效沟道宽度。 三栅MOSFET具有跟finFET类似的结构；但是，鳍宽度和高度大约相同，使得可以在包括顶面和相对侧壁的沟道的三个侧面上形成栅。高宽比一般地处于3∶2至2∶3的范围，使得沟道将一般地保持全耗尽，并且三栅MOSFET的三维场效应将提供优于平面晶体管的更大的驱动电流和改进的短沟道特性。对于finFET，可以通过使用多个鳍增加三栅MOSFET的有效沟道宽度。对于双栅finFET和三栅MOSFET之间的结构差异的详细讨论参见“半导体器件研究专题”，2003，150-151页，2003年12月的Breed和K.P.Roenker的“双栅(finFET)和三栅MOSFET模拟和设计”(在此引入作为参考)。 当前，静态随机存取存储器(SRAM)单元(例如，具有两个通栅晶体管、两个上拉晶体管和两个下拉晶体管的6T-SRAM单元)已包含这种非平面多栅FET。例如，可以使用绝缘体上硅(SOI)晶片、块体晶片或混合定向晶片形成这种SRAM单元。但是，由于用来形成鳍的图案的常规光刻技术(不管所使用的晶片类型是什么)，在跟平面SRAM单元相同的空间中装配获得非平面多栅SRAM单元的，尤其是SRAM单元的下拉FET的有效宽度从而获得足够驱动电流所需的多个鳍是困难的。另外，使用当前技术状态的光刻技术不容易获得鳍布距的倍频，因此三栅或finFET SRAM单元将会因密度或性能而妥协。因此，需要密集高速非平面多栅SRAM单元，其中可以不管单元尺寸的减小，而保持或增加下拉FET的驱动电流，而且有害的短沟道效应没有相应增加。
技术实现思路
考虑到前面，本专利技术的实施方案提供非平面六晶体管(6-T)静态随机存取存储器(SRAM)单元，它具有两个第一类型(例如，n型)通栅晶体管(即第一晶体管)、两个第二类型(例如，p型)上拉晶体管(即第二晶体管)，以及两个第一类型(例如，n型)下拉晶体管(即第三晶体管)，它们都在绝缘体上硅(SOI)晶片、块体晶片或混合定向(HOT)晶片上形成。通栅晶体管和上拉晶体管可以包括非平面全耗尽多栅FET(例如，全耗尽鳍型场效应晶体管(finFET)或全耗尽三栅FET)。另一方面，下拉FET可以包括具有对应于更大电流运载能力的更大有效宽度的更宽三栅部分耗尽FET。 下拉FET的每个具有三个栅(即第三栅)。栅位于跟下拉FET的沟道(即第三沟道)的相对侧壁和顶面相邻。下拉FET沟道的宽度跟通栅和上拉FET的沟道(即分别的第一沟道和第二沟道)大约相等，但是比它们更宽(例如，大约宽1.5倍)。特别地，下拉FET沟道具有获得导致部分耗尽的沟道的预先确定高宽比所需的预先确定宽度。 此外，下拉FET的栅比通栅和上拉FET的栅(即分别的第一栅和第二栅)更长。特别地，下拉FET栅具有预先确定的长度，这是获得足以抑制短沟道效应的，以及相对于通栅晶体管和上拉晶体管增加下拉晶体管的驱动电流的预先确定沟道宽度对栅长度比所需要的。 如上所述，通栅和下拉FET包括第一类型FET(例如，n-FET)，以及上拉FET包括第二类型FET(例如，p-FET)。因此，通栅和上拉FET的鳍，特别地沟道可以包括具有对于n型晶体管中电子迁移率最佳的第一晶向(例如，{100}取向)的半导体(例如硅)材料。类似地，上拉FET的鳍，特别地，沟道可以包括具有对于p型晶体管中空穴迁移率最佳的不同晶向(即第二晶向)(例如，{110}取向)的相同半导体材料。例如，在SOI晶片或块体晶片上，通栅和下拉FET的鳍可以布置成相对于上拉FET的鳍成某个角度(例如，大约45度)，使得获得不同的晶向。可选地，可以在混合定向晶片上形成不同的FET来获得不同的取向。 最后，如果SRAM单元包括块体晶片或混合定向晶片，而且下拉n-FET在沟道下方包括p型阱，那么为了进一步控制下拉n-FET的阈值电压，以及进一步抑制短沟道效应，电偏置可以施加到p型阱上(例如，通过p阱上的接触)。 一般地，形成上述SRAM单元的方法的实施方案包括使用已知方法(例如，光刻或侧壁图像转印技术)，在SOI、块体或HOT晶片上同时形成第一半导体鳍、第二半导体鳍和第三半导体鳍。这些鳍将分别用来形成第一晶体管、第二晶体管和第三晶体管。例如，两个第一半导体鳍可以用来形成两个n型通栅晶体管(即两个第一晶体管)，两个第二半导体鳍可以用来形成两个p型上拉晶体管(即两个第二晶体管)，以及两个第三半导体鳍可以用来形成两个n型下拉晶体管(即两个第三晶体管)。 所有的鳍被形成为具有大约相等的高度，但是第三半导体鳍可以比第一半导体鳍和第二半导体鳍更宽(例如，宽大约1.5倍)特别地，可以形成第三半导体鳍，它们具有获得导致第三晶体管的沟道部分耗尽的预先确定高宽比所需的预先确定宽度。第一半导体鳍和第二半导体鳍可以形成为具有足以形成全耗尽finFET的第二预先确定高宽比。可选地，第一半导体鳍和第二半导体鳍可以形成为具有足以形成全耗尽三栅FET的第三预先确定高宽比。 此外，形成第一半导体鳍和第三半导体鳍为具有第一晶向。例如，如果通栅和下拉晶体管形成为n型晶体管，那么可以形成第一和第三半导体鳍，使得它们具有对于电子迁移率最佳的第一晶向(例如，{100}取向)。可以形成第二半导体鳍为具有第二晶向。例如，如果下拉晶体管形成为p型晶体管，那么可以形成第二半导体鳍，它具有对于空穴迁移率最佳的第二晶向(例如，{110}取向)。如果使用块体晶片或绝缘体上硅晶片形成SRAM单元，那么可以通过以相对于第二半导体鳍的预先确定角度(例如，大约45度角)形成第一半导体鳍和第三半导体鳍而获得不同的晶向。可选地，可以使用混合定向晶片。 在形成半导体鳍之后，可以形成跟相应的鳍相邻的栅(即第一栅，第二栅和第三栅)。如果通栅和上拉FET形成为finFET，那么在第一和第二半导体鳍的相对侧壁上形成栅(即分别的第一和第二栅)。如果通栅和上拉FET形成为三栅FET，那么在第一和第二半导体鳍的相对侧壁和顶面上形成栅(即分别的第一和第二栅)。另外，不管通栅和上拉FET是finFET还是三栅FET，至少形成三个栅(即第三栅)跟第三半导体鳍的顶面和相对侧壁相邻。形成的第三栅比第一栅和第二栅长，并且具有预先确定的鳍(或沟道)宽度对栅长度比，以便抑制由于本文档来自技高网...

【技术保护点】
一种存储单元，包括：包括第一沟道和跟所述第一沟道相邻的第一栅的第一晶体管；包括第二沟道和跟所述第二沟道相邻的第二栅的第二晶体管；以及包括具有顶面和相对侧壁的部分耗尽的第三沟道以及跟所述顶面和所述相对侧壁相邻的第三栅的 第三晶体管，其中所述第三沟道比所述第一沟道和所述第二沟道更宽，以及其中所述第三栅比所述第一栅和所述第二栅更长。

【技术特征摘要】
US 2005-11-15 11/164,218的本质和范围内的修改下实施本发明。权利要求1.一种存储单元，包括包括第一沟道和跟所述第一沟道相邻的第一栅的第一晶体管；包括第二沟道和跟所述第二沟道相邻的第二栅的第二晶体管；以及包括具有顶面和相对侧壁的部分耗尽的第三沟道以及跟所述顶面和所述相对侧壁相邻的第三栅的第三晶体管，其中所述第三沟道比所述第一沟道和所述第二沟道更宽，以及其中所述第三栅比所述第一栅和所述第二栅更长。2.根据权利要求1的存储单元，其中所述第三晶体管具有预先确定的沟道宽度对栅长度比，其足以抑制短沟道效应并且提供相对于所述第一晶体管和所述第二晶体管的驱动电流增加的驱动电流。3.根据权利要求1的存储单元，其中所述第一晶体管和所述第二晶体管包括全耗尽鳍型场效应晶体管和全耗尽三栅场效应晶体管之一。4.根据权利要求1的存储单元，其中所述第一沟道和所述第三沟道包括具有第一晶向的半导体材料，以及其中所述第二沟道包括具有第二晶向的所述半导体材料。5.根据权利要求1的存储单元，还包括块体晶片和混合定向晶片的一种，在上面形成所述第一晶体管、所述第二晶体管和所述第三晶体管，其中所述第三晶体管是在所述第三沟道下方具有第二类型半导体阱的第一类型晶体管，以及其中所述第二类型半导体阱适合于接收电偏置，以便控制所述第三晶体管的阈值电压，以及进一步抑制由所述部分耗尽的第三沟道引起的所述短沟道效应。6.根据权利要求1的存储单元，其中所述第三沟道比所述第一沟道和所述第二沟道宽大约1.5倍。7.一种存储单元，包括包括第一沟道和跟所述第一沟道相邻的第一栅的通栅晶体管；包括第二沟道和跟所述第二沟道相邻的第二栅的上拉晶体管；以及包括具有顶面和相对侧壁的部分耗尽的第三沟道以及跟所述顶面和所述相对侧壁相邻的非平面下拉晶体管。其中所述第三沟道比所述第一沟道和所述第二沟道更宽，以及其中所述第三栅比所述第一栅和所述第二栅更长。8.根据权利要求7的存储单元，其中所述下拉晶体管具有预先确定的沟道宽度对栅长度比，其足以抑制短沟道效应并且提供相对于所述通栅晶体管和所述下拉晶体管的驱动电流增加的驱动电流。9.根据权利要求7的存储单元，其中所述通栅晶体管和所述上拉晶体管包括全耗尽鳍型场效应晶体管和全耗尽三栅场效应晶体管之一。10.根据权利要求7的存储单元，其中所述第一沟道和所述第三沟道包括具有对于n型晶体管中电子迁移率最佳的第一晶向的半导体材料，以及其中所述第二沟道包括具有对于p型晶体管中空穴迁移率最佳的第二晶向的所述半导体材料。11.根据权利要求7的存储单元，还包括块体晶片和混合定向晶片的一种，在上面形成所述通栅晶体管、所述上拉晶体管和所述下拉晶体管，其中所述下拉晶体管包括在所述第三沟道下方具有p型半导体阱的n型晶体管，以及其中所述p型半导体阱适合于接收电偏置，以便控制所述n型晶体管的阈值电压，以及抑制短沟道效应。12.根据权利要求7的存储单元，其中所述第三沟道比所述第一沟道和所述第二沟道宽大约1.5倍。13.一种形成存储单元的方法，包括在晶片上形成第一晶体管的第一半导体鳍，第二晶体管的第二半导体鳍...

【专利技术属性】
技术研发人员：艾德华约瑟夫诺瓦克，布伦特阿兰安德森，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]