半导体晶片、半导体器件及半导体器件的制造方法技术

本发明专利技术涉及一种半导体晶片，包括多个芯片区域、一划线区域、一键合焊盘、一探测焊盘和一焊盘连接线。多个芯片区域被配置成以矩阵形式排列。划线区域被配置成使多个芯片区域彼此分离。键合焊盘被配置成连接一外部端子。探测焊盘被配置成接触一探测线。焊盘连接线被配置成使键合焊盘电连接到探测焊盘。在多个芯片区域的每一个中，键合焊盘和探测焊盘彼此之间设置一给定距离。焊盘连接线的一部分位于划线区域中。

【技术实现步骤摘要】

本专利技术的说明书涉及一种半导体器件及其制造方法，具体来说涉及一种能够有效抑制短路的半导体器件及其制造方法。
技术介绍
通常，半导体晶片具有多个相互之间用划线区域分隔的芯片区域。每一个芯片区域提供有元件和组件以形成一个半导体器件。沿划线区域将半导体晶片切割成多个单独的半导体器件。在现有的半导体晶片中，每一个芯片区域都提供有一个键合焊盘和一个探测焊盘。键合焊盘电连接到一个外部连接端子，例如键合线或焊料凸块。另一方面，在晶片测试期间探测焊盘与探测线相接触。在现有的半导体晶片中，如图1所示，键合焊盘9可以位于与芯片区域3中的输入输出单元7相邻的位置处。另一方面，近年来，多层金属布线结构已被越来越多地应用于半导体晶片。多层结构允许键合焊盘位于输入输出单元的顶部，从而有利于减小半导体器件的尺寸。然而，当键合焊盘定位于输入输出单元的顶部上时，在晶片测试期间与探测线的接触会引起对键合焊盘下方各层的严重损伤。由于这个原因，探测焊盘不能被配置成还执行键合焊盘的功能。探测焊盘和键合焊盘分别提供在输入输出单元之上。图2A和图2B示出了在另一现有的半导体晶片的芯片区域3中与键合焊盘9和探测焊盘11的相邻的部分(下文中为“焊盘邻接部分”)的示意图。图2A是焊盘邻接部分的平面图，图2B是沿图2A中A-A截面看到的焊盘邻接部分的截面图。顺便提及，在图2A和图2B中，未示出构成输入输出单元的最终的保护膜和元件，例如晶体管。在现有的半导体晶片中，如图2A所示，键合焊盘9和探测焊盘11设置在输入输出单元7的顶部上。接下来，参考图2B，描述图2A的焊盘邻接部分的截面结构。现有的半导体晶片具有半导体衬底13、多晶金属层间绝缘膜15、金属布线层17-1到17-5以及层间绝缘层19-1到19-4。多晶金属层间绝缘层15形成于半导体衬底13之上。多晶硅层和半导体衬底通过多晶金属层间绝缘层15与金属布线层17-1到17-5形成隔离。金属布线层17-1到17-5依次自底向上形成在多晶金属层间绝缘层15之上。层间绝缘层19-1到19-4形成在金属布线层17-1到17-5中任意两个相邻的层之间。键合焊盘9和探测焊盘11在金属布线层17-5中形成。金属布线层17-5c形成于键合焊盘9和探测焊盘11之间。通过金属布线层17-5c，在输入输出单元7之上键合焊盘9和探测焊盘5彼此电连接。在上文描述的例子中，由于探测焊盘11被定位于输入输出单元7的顶部上，应当采取一些措施以抑制在晶片测试期间可能由探测线接触引起的探测焊盘的损伤。因此，在上述的现有的半导体晶片中，保护金属层17-4c作为金属布线层17-4的一部分形成在探测焊盘11之下。金属布线层17-4具有通孔，通过通孔探测焊盘11和保护金属层17-4c彼此电连接。内部布线17-3c作为金属布线层17-3的一部分位于保护金属层17-4c的下方。内部布线17-3c被用作电源线、接地线、信号线等等。如图2A和图2B所示的现有的半导体晶片中，键合焊盘9和探测焊盘11相互之间具有一给定的距离。作为选择，在另一现有的半导体晶片中，键合焊盘9和探测焊盘11可以相互邻接。如上文所述，当键合焊盘9和探测焊盘11分别形成在半导体晶片之上时，探测焊盘11的接触伤痕可能被留在了探测焊盘11的表面上而不会留在键合焊盘9的表面上。因而增加了键合焊盘9和如键合线或焊料凸块的外部连接端子之间的连接可靠性。更进一步，如图2A和图2B所示的半导体晶片，保护金属层17-4c位于在探测焊盘11的下方，从而可能由探测线的接触引起的探测焊盘11的损伤可能不会波及到保护金属层17-4c下方各层(例如，参见日本专利申请特开No.2002-329742)。然而，当使用探测焊盘11在高温下执行探测操作时，在探测焊盘11中，可能会引起更加严重的损伤。因此，损伤可能会扩散到保护金属层17-4c下方各层。例如，如图3所示，当探测焊盘11与探测线21相接触时，在层间绝缘膜19-4和层间绝缘膜19-3中可能会产生裂纹23。于是，随着时间裂纹23可能引起腐蚀，更进一步导致探测焊盘11和内部布线17-3c之间的短路。也就是，甚至当一个故障在晶片测试期间未被发现时，使用探测焊盘11的探测操作可能引起探测焊盘11和内部布线17-3c之间的短路。如图2A，图2B和图3所示的在上文所述的现有的半导体晶片中，探测焊盘11通过金属布线层17-5c连接到键合焊盘9。因此，本来应当相互绝缘的键合焊盘9和内部布线17-3c之间可能产生短路。随后，短路可能引起对半导体器件中的集成电路的损伤，从而降低了其可靠性。为了抑制这样的故障，例如，如图4所示，作为金属布线层17-3的一部分的保护金属层17-3d可位于保护金属层17-4c的下方。然而，在如图4所示的结构中，增加的保护金属层17-3d可能会减少位于输入输出单元上的内部布线的布局的自由度。例如，简化或再定位位于输入输出单元上的电源线可能会对集成电路的性能产生影响。因此，在探测焊盘下方增加保护金属层不是十分有利。于是，需要一种能够有效抑制可能由使用探测焊盘的探测操作引起的短路的。
技术实现思路
本专利技术说明书提供了一种能够有效抑制可能由使用探测焊盘的探测操作引起的短路的。至少一个实施例提供了一种半导体晶片，其包括多个芯片区域，划线区域，键合焊盘，探测焊盘和焊盘连接线。多个芯片区域被配置以矩阵形式排列。划线区域被配置成使多个芯片区域彼此分隔。键合焊盘被配置成与外部端子连接。探测焊盘被配置成与探测线接触。焊盘连接线被配置成使键合焊盘电连接到探测焊盘。键合焊盘和探测焊盘相互之间以给定的间隔设置在多个芯片区域的每一个中。焊盘连接线具有位于划线区域的部分。至少一个实施例提供了一种半导体器件，其包括上文所述半导体晶片。沿划线区域切割半导体晶片以形成半导体器件。键合焊盘和探测焊盘相互之间电隔离。划线区域具有一切割表面，切割表面包括连接到键合焊盘的焊盘连接线的一截面和连接到探测焊盘的焊盘连接线的一截面。至少一个实施例提供了一种制造上文所述的半导体器件的方法。这种方法包括当探测线与探测焊盘接触时执行晶片测试、切割划线区域、切割焊盘连接线以及使键合焊盘和探测焊盘相互之间电隔离。附图说明通过参考下文结合附图的详细说明，随其被更好地了解，可以容易获得本专利技术的说明书的更完整的理解和本专利技术的许多存在的优点，其中图1示出根据现有技术中的半导体晶片的焊盘邻接部分的平面图；图2A示出根据另一现有技术中的半导体晶片的焊盘邻接部分的平面图；图2B示出沿图2A中A-A截面看到的焊盘邻接部分的截面图；图3示出在晶片测试期间图2A所示的焊盘邻接部分的一个状态的截面图；图4示出根据另一现有技术中的半导体晶片的焊盘邻接部分的平面图；图5A示出根据本专利技术说明书的一个实施例的半导体晶片的焊盘邻接部分的放大平面图；图5B示出沿图5A中B-B截面看到的焊盘邻接部分的截面图；图6示出在晶片测试期间图5A所示的焊盘邻接部分的一个状态的截面图；图7示出图5A所示的半导体晶片的总体平面图；图8示出图7中由虚线圆4指示的部分的放大平面图；图9示出通过切割图5A所示的半导体晶片形成的半导体器件的焊盘邻接部分的截面图；图10A示出根据本专利技术说明书的另一实施例的半导体晶片的焊盘邻接部分的截面图；图10B示出沿图1本文档来自技高网...

【技术保护点】
一种半导体晶片，包括；　　　　多个芯片区域，配置得以矩阵形式排列，　　　　划线区域，配置得以使多个芯片区域彼此分离；　　　　键合焊盘，配置得与外部端子连接；　　　　探测焊盘，配置得与探测线接触一；和　　　　焊盘连接线，配置得以使键合焊盘电连接到探测焊盘；　　　　其中，在多个芯片区域的每一个中，键合焊盘和探测焊盘彼此之间设置一给定距离，和　　　　其中，焊盘连接线具有位于划线区域中的一部分。

【技术特征摘要】
JP 2006-3-2 055998/061.一种半导体晶片，包括；多个芯片区域，配置得以矩阵形式排列，划线区域，配置得以使多个芯片区域彼此分离；键合焊盘，配置得与外部端子连接；探测焊盘，配置得与探测线接触一；和焊盘连接线，配置得以使键合焊盘电连接到探测焊盘；其中，在多个芯片区域的每一个中，键合焊盘和探测焊盘彼此之间设置一给定距离，和其中，焊盘连接线具有位于划线区域中的一部分。2.根据权利要求1所述的半导体晶片，还包括至少一层金属布线层，其中，键合焊盘、探测焊盘和焊盘连接线包含在至少一层金属布线层中的单层中。3.根据权利要求2所述的半导体晶片，其中单层是至少一层金属布线层的最上面的层。4.根据权利要求1所述半导体晶片，还包括多层金属布线层和一通孔，其中，多层金属布线层通过通孔彼此电连接，和其中，焊盘连接线包括多层金属布线层。5.根据权利要求4所述的半导体晶片，其中焊盘连接线不位于探测焊盘下方。6.根据权利要求1至5中任一项所述的半导体晶片，还包括输入输出单元，其中，键合焊盘和探测焊盘位于输入输出单元上。7.根据权利要求1至6中任一项所述的半导体晶片，还包括在探测焊盘下方的保护金属层，其中配置保护金属层以阻止裂纹向下延伸。...

【专利技术属性】
技术研发人员：榎原淳，
申请(专利权)人：株式会社理光，
类型：发明
国别省市：JP[日本]