高耐压半导体集成电路装置、电介质分离型半导体装置制造方法及图纸

一种半导体集成电路装置，具备：硅基板、在该硅基板表面形成的元件区域、在该元件区域和上述硅基板之间形成的第一绝缘膜、包围上述元件区域并且到达上述第一绝缘膜的沟槽、在该沟槽的侧壁形成的第二绝缘膜、埋入上述沟槽的多晶硅、和在埋入该沟槽中的多晶硅上形成的第三绝缘膜，其中，　　　　该第三绝缘膜的膜厚除以上述第一绝缘膜的膜厚所得到之值为０．２５以上。

【技术实现步骤摘要】

本专利技术涉及利用SOI(Silicon On Insulator或Semiconductor OnInsulator)基板并且通过沟槽(trench)进行元件间分离的半导体集成电路装置，尤其涉及用于智能功率器件(intelligent power device)的半导体集成电路装置，还涉及为了元件间绝缘利用电介质分离方式的半导体装置及其制造方法。
技术介绍
在绝缘膜上形成半导体层的SOI基板上、形成晶体管和电阻等元件的半导体集成电路装置，通过寄生电容的降低可实现μs数量级以下高速的开关动作和100V以上的高耐压化，从而具有不产生锁定(latch)等的高可靠性。关于SOI基板在专利文献1中有记载，并且对沟槽型的元件分离结构也进行了详细叙述。图2表示专利文献1公开的沟槽型元件分离结构。图2中符号1表示硅支撑基板，2为埋入氧化膜，3为元件区域，4为埋入多晶硅膜，5、6为侧面氧化膜，7为沟槽，8为埋入n+区域，并且采用沟槽7将元件区域分离的结构。另外，在侧面氧化膜5之间配置有埋入多晶硅膜4。另外，已提出了下述方案在电动机控制用的半导体装置中，通过硅氧化膜等电介质材料包围各个元件并且通过本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，具备：硅基板、在该硅基板表面形成的元件区域、在该元件区域和上述硅基板之间形成的第一绝缘膜、包围上述元件区域并且到达上述第一绝缘膜的沟槽、在该沟槽的侧壁形成的第二绝缘膜、埋入上述沟槽的多晶硅、和在埋入该沟槽中的多晶硅上形成的第三绝缘膜，其中，该第三绝缘膜的膜厚除以上述第一绝缘膜的膜厚所得到之值为０．２５以上。

【技术特征摘要】
1.一种半导体集成电路装置，具备硅基板、在该硅基板表面形成的元件区域、在该元件区域和上述硅基板之间形成的第一绝缘膜、包围上述元件区域并且到达上述第一绝缘膜的沟槽、在该沟槽的侧壁形成的第二绝缘膜、埋入上述沟槽的多晶硅、和在埋入该沟槽中的多晶硅上形成的第三绝缘膜，其中，该第三绝缘膜的膜厚除以上述第一绝缘膜的膜厚所得到之值为0.25以上。2.根据权利要求1所述的半导体集成电路装置，其特征在于，上述第三绝缘膜为热氧化膜。3.根据权利要求1所述的半导体集成电路装置，其特征在于，上述沟槽的深度为50μm以上。4.根据权利要求1所述的半导体集成电路装置，其特征在于，包围上述元件区域的沟槽为至少两条以上的闭环形状。5.根据权利要求1所述的半导体集成电路装置，其特征在于，上述第一绝缘膜的膜厚除以上述第二绝缘膜的膜厚所得到之值为4以上。6.根据权利要求1所述的半导体集成电路装置，其特征在于，在上述第三绝缘膜上形成有由CVD法制成的第四绝缘膜，并且上述第三绝缘膜的膜厚和第四绝缘膜的膜厚之和除以上述第一绝缘膜的膜厚所得到之值为0.25以上。7.根据权利要求2所述的半导体集成电路装置，其特征在于，具备上述第三绝缘膜的膜厚不同的多个元件区域。8.一种半导体集成电路装置，具备硅基板、在该硅基板表面形成的元件区域、在该元件区域和上述硅基板之间形成的第一绝缘膜、包围上述元件区域并且到达上述第一绝缘膜的沟槽、在该沟槽的侧壁形成的第二绝缘膜、埋入上述沟槽的多晶硅、在埋入该沟槽中的多晶硅上形成的第三绝缘膜、和在该第三绝缘膜上形成的多晶硅层，其中，该多晶硅层的正下方形成的上述第三绝缘膜的膜厚除以上述第一绝缘膜的膜厚所得到之值为0.25以上。9.根据权利要求8所述的半导体集成电路装置，其特征在于，在上述多晶硅层的正下方形成的第三绝缘膜的凹凸为0.2μm以下。10.根据权利要求8所述的半导体集成电路装置，其特征在于，上述第三绝缘膜为热氧化膜。11.根据权利要求8所述的半导体集成电路装置，其特征在于，上述沟槽的深度为50μm以上。12.根据权利要求8所述的半导体集成电路装置，其特征在于，包围上述元件区域的沟槽为至少两条以上的闭环形状。13.根据权利要求8所述的半导体集成电路装置，其特征在于，上述第一绝缘膜的膜厚除以上述第二绝缘膜的膜厚所得到之值为4以上。14.根据权利要求8所述的半导体集成电路装置，其特征在于，在上述第三绝缘膜和上述多晶硅层之间形成有由CVD法制成的第四绝缘膜，并且上述第三绝缘膜的膜厚和第四绝缘膜的膜厚之和除以上述第一绝缘膜的膜厚所得到之值为0.25以上。15.根据权利要求8所述的半导体集成电路装置，其特征在于，具备上述第三绝缘膜的膜厚不同的多个元件区域。16.一种半导体集成电路装置的制造方法，该半导体集成电路装置具备硅基板、在该硅基板表面形成的元件区域、在该元件区域和上述硅基板之间形成的第一绝缘膜、包围上述元件区域并且到达上述第一绝缘膜的沟槽、在该沟槽的侧壁形成的第二绝缘膜、埋入上述沟槽的多晶硅、和在埋入该沟槽中的多晶硅上形成的第三绝缘膜，上述半导体集成电路装置的制造方法包括沟槽加工工序、该沟槽加工工序后的沟槽内氧化工序、该沟槽内氧化工序后的多晶硅埋入工序、该多晶硅埋入工序后的分离研磨工序、...

【专利技术属性】
技术研发人员：渡边笃雄，本田光利，石塚典男，伊藤昌弘，田畑利仁，栗田信一，神冈秀和，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP