半导体器件及其制造方法技术

在包含铜膜的耦合结构中实现提高的抗ＳＩＶ性和提高的抗ＥＭ性。一种半导体器件，包括：半导体衬底；在半导体衬底上或上方形成的第二绝缘层；在第二绝缘膜上形成的第二阻挡金属膜，能够防止铜扩散到第二绝缘膜中；以及形成在第二阻挡金属膜上以便与第二阻挡金属膜接触并包含铜和碳的导电膜，其中在第二导电膜中，沿淀积方向的碳浓度的分布包括第一峰值和第二峰值。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
在近年来的半导体器件中，通过互连的信号传播中的延迟限制电子元件的工作速度。通过互连的信号传播中的延迟常数由互连电阻和互连电容的乘积来表示。因此，为了实现元件的更快工作，采用具有比常规二氧化硅膜(SiO2)更低介电常数的低介电常数材料用于层间绝缘膜，并且采用具有较低电阻率的铜(Cu)用于互连。采用铜作为互连材料的多层互连通过镶嵌(damascene)工艺来形成。在典型的镶嵌工艺中，在层间绝缘膜中形成诸如互连沟槽或通孔的凹部，然后在该凹部中淀积阻挡金属膜，并且用铜膜进一步堵塞该凹部，此后，通过化学机械抛光(CMP)工艺，除去在该凹部外面淀积的铜膜和阻挡金属膜部分，以获得铜互连或铜通路。通过如下来形成铜膜首先，在凹部中形成用作籽晶层的铜薄膜，然后利用该铜薄膜作为电解电镀工艺的阴极，用铜膜填充该凹部。在日本未决公开专利公开号2004-158,897、日本未决公开平专利公开号H11-45,887(1999)和日本未决公开专利公开号2000-174,025中，公开了用于提高铜膜的抗电迁移性(electromigration resistance)的技术。日本未本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；在所述半导体衬底上或上方形成的绝缘膜；在所述绝缘膜上形成的阻挡金属膜；以及导电膜，形成在所述阻挡金属膜上从而与所述阻挡金属膜接触，并包含铜、具有低于铜的标准电极电位的金属以及 碳，其中在所述导电膜中，沿淀积方向的碳浓度的分布包括第一峰值和第二峰值，以及其中在所述导电膜和所述阻挡金属膜之间的界面中以比在其他区域中更高的浓度包含具有低于铜的标准电极电位的所述金属。

【技术特征摘要】
JP 2006-2-14 2006-0369211.一种半导体器件，包括半导体衬底；在所述半导体衬底上或上方形成的绝缘膜；在所述绝缘膜上形成的阻挡金属膜；以及导电膜，形成在所述阻挡金属膜上从而与所述阻挡金属膜接触，并包含铜、具有低于铜的标准电极电位的金属以及碳，其中在所述导电膜中，沿淀积方向的碳浓度的分布包括第一峰值和第二峰值，以及其中在所述导电膜和所述阻挡金属膜之间的界面中以比在其他区域中更高的浓度包含具有低于铜的标准电极电位的所述金属。2.根据权利要求1的半导体器件，其中具有低于铜的标准电极电位的所述金属选自由铝(Al)、锡(Sn)和钛(Ti)构成的组。3.根据权利要求1的半导体器件，其中所述阻挡金属膜形成在所述绝缘膜中形成的凹部的底表面和侧表面上，其中形成所述导电膜来填充所述凹部，其中从所述阻挡金属膜和所述导电膜之间的界面依次出现所述第一峰值和所述第二峰值，以及其中在距所述界面等于或大于50nm至等于或小于100nm的高度的位置处存在所述第一峰值。4.根据权利要求2的半导体器件，其中所述阻挡金属膜形成在所述绝缘膜中形成的凹部的底表面和侧表面上，其中形成所述导电膜来填充所述凹部，其中从所述阻挡金属膜和所述导电膜之间的界面依次出现所述第一峰值和所述第二峰值，以及其中在距所述界面等于或大于50nm至等于或小于100nm的高度的位置处存在所述第一峰值。5.根据权利要求1的半导体器件，其中所述阻挡金属膜形成在所述绝缘膜中形成的凹部的底表面和侧表面上，其中形成所述导电膜来填充所述凹部，其中从所述凹部的底表面依次出现所述第一峰值和所述第二峰值，以及其中假定h是所述凹部的深度，在距所述阻挡金属膜和所述导电膜之间的所述界面等于或大于0.75h至等于或小于0.9h的高度的位置处，出现所述第二峰值。6.根据权利要求2的半导体器件，其中所述阻挡金属膜形成在所述绝缘膜中形成的凹部的底表面和侧表面上，其中形成所述导电膜来填充所述凹部，其中从所述凹部的底表面依次出现所述第一峰值和所述第二峰值，以及其中假定...

【专利技术属性】
技术研发人员：古谷晃，有田幸司，黑川哲也，野田香织，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]