碳化硅MOS场效应晶体管以及其制造方法技术

在低浓度ｐ型淀积膜内具备沟道区域和通过离子注入返型成ｎ型的基极区域的ＳｉＣ纵型ＭＯＳＦＥＴ，在截止时会引起栅极氧化膜的绝缘破坏，从而妨碍了高耐压化。本发明专利技术通过以下的方式来解决。即，在低浓度ｐ型淀积膜和高浓度栅极层之间设置低浓度ｎ型淀积膜，并且，在低浓度ｐ型淀积膜内有选择地形成通过离子注入返型成ｎ型的基极区域，由此增大高浓度栅极层和沟道区域以及栅极氧化膜之间的淀积膜的厚度。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及以碳化硅为原料的低通态电阻、高电压的纵型MOSFET的结构以及制造方法。
技术介绍
单晶碳化硅(SiC)与单晶硅(Si)相比，具有带隙宽、绝缘破坏强度大、电子的饱和漂移速度大等优良的物理性能。因而，通过将SiC用作原材料，可以制作超过了Si的界限的高耐压且低电阻的电力用半导体元件。另外，SiC与Si同样具有通过热氧化可以形成绝缘层的特征。从这几点来看，我们认为可以实现以单晶SiC为原料的高耐压且低通态电阻的纵型MOSFET，并进行多次的研究开发。在将SiC用作原料时，通过一般应用在Si上的双重扩散法制作纵型MOSFET是行不通的。这是因为杂质元素的扩散系数在SiC结晶内极小，故由于p以及n型杂质的横向扩散长度的差而不能形成沟道区域。因此，与Si的D-MOSFET类似的纵型MOSFET通过p以及n型杂质的离子注入来制作。但是，在该方法中，因离子注入而引起的大量的结晶缺陷残留在沟道区域内，并使在沟道内感应的导电电子散乱，因此电子迁移率降低。用双重离子注入法制作的SiC纵型MOSFET，其沟道迁移率为5cm2/Vs以下，与Si的D-MOSFET的约500cm2/Vs相比非常小。其结果，带来了通态电阻远远高于理论值的问题。作为解决该问题的方法，提出了不是用离子注入而是用淀积膜形成沟道区域的结构。在平成14年10月18日申请的特愿2002-304596中公开了其代表性的例子。图7是其单位单元的剖面图。在该结构中，在高浓度n型衬底1上淀积了低浓度n型漂移层2，在该n型漂移层2的表面上通过离子注入形成高浓度p型栅极层31，进而在其上淀积了低浓度p型层32。在该低浓度p型层32的表面部分上，通过离子注入分别有选择地形成n型源极层5，隔着栅极氧化膜6形成栅极7，进而隔着层间绝缘膜8形成源极9，并在栅极氧化膜6的正下方的低浓度p型淀积层32内形成沟道区域11。而且，其特征在于贯通该低浓度p型淀积层32后到达n型漂移层2的n型基极层4，是通过从表面进行的n型杂质的离子注入而有选择地形成的(以下，将该n型基极层4也称为“注入返型层”)。在该结构中，由于沟道区域11形成在没有进行离子注入的低浓度p型淀积层内，因此可以得到导电电子的高迁移率，从而可以制作通态电阻小的纵型MOSFET。另外，在电压阻断状态下，纵沟道部分24因从高浓度p型栅极层31向低浓度n型漂移层2沿着横向扩展的耗尽层而被较低的电压完全地夹断，因此具有可以防止电场向沟道区域11附近的栅极氧化膜等泄漏，从而提高源·漏耐电压的特征。但是，在该结构中，也存在如下所述的妨碍进一步的高耐压化和低通态电阻化的问题。其一，在电压阻断状态下，到纵沟道部分24因从高浓度p型栅极层31向低浓度n型漂移层2沿着横向扩展的耗尽层而被完全地夹断为止，耗尽层在所述n型基极层4(注入返型层)内也向上方扩展。在该注入返型层的杂质浓度低，厚度薄的情况下，在纵沟道部分完全地夹断之前，耗尽层就到达与栅极氧化膜6的界面，在存在于栅极7和n型基极层4之间的栅极氧化膜上施加较强的电场，引起绝缘破坏。另外，还存在如下的问题，即，在纵沟道部分夹断之后，随着电压的增加，该电场变强，源·漏间的耐电压因该部分的栅极氧化膜的绝缘破坏而被限制得较低。进而，虽然由于沟道区域11形成在低浓度p型淀积膜32内，因此沟道内的电子迁移率应该是较大的值，但实际上基于以下的理由，并没有大到如期待的那样。即，低浓度p型淀积膜32直接形成在被离子注入成高浓度的p型栅极层31上，作为该高浓度注入层上的淀积膜的单晶膜的物理性能容易被严重地损坏，尤其是当淀积膜的厚度较薄时，由于显著地受到基础层的影响，膜中的电子迁移率不会变大。其结果，存在通态电阻不会变得像期待的那样小的问题。以往提出的纵型MOSFET的结构为，像这样将沟道区域设在低浓度p型淀积膜内，并通过有选择的离子注入将该淀积膜的一部分注入成n型以形成电子通路。以SiC作为原料制作的这种结构的纵型MOSFET的难以进一步的高耐压化和低通态电阻化。将低浓度p型淀积膜32加厚到某个程度以上，就可以避免这个问题。这是由于如果加厚该淀积膜，利用较厚的n基极层4可以降低栅极氧化膜所承受的电场，另外，沟道区域便可以形成在离高注入层更远的高品质的淀积膜内。但是，在至今为止提出的以往的纵型MOSFET结构中，由于制作时的工艺方面的制约，不能将所述低浓度p型淀积膜形成得较厚。即，如在第4自然段中所叙述的那样，在以往结构的纵型MOSFET的制作方法中，以通过从表面贯通低浓度p型淀积膜32为止的n型杂质的离子注入、使其从p型向n型翻转(注入返型)的方式形成n型基极层4。可是，能够通过离子注入而注入返型的膜的厚度是有限制的。虽然离子被注入的深度依存于离子的加速电压，但用通常所使用的加速电压(数100keV～1000keV)，再深也是1μm左右。因此，注入返型层的厚度(即，相当于p型淀积膜的厚度)通常被限制在0.5～0.7μm左右，很难达到这以上的厚度。SiC纵型MOSFET与Si-MOSFET相比，存在沟道迁移率小、通态电阻不会降低的问题。与此相对，用低浓度的p型淀积膜形成沟道区域的结构的纵型MOSFET，由于沟道迁移率提高，因此可以期待在通态电阻的降低方面有效果。至今为止提出的结构，是用离子注入将低浓度p型淀积膜的导电型从p型注入返型成n型的结构。因此，能够注入返型的淀积膜的厚度被限制得较薄，不能做成沟道区域的结晶品质充分高、并且能在电压阻断状态下缓和电场的足够厚的淀积膜。其结果，存在不能保持较高的电压阻断能力的问题，和通态电阻不能如期待的那样降低的问题。
技术实现思路
鉴于这些问题，本专利技术的目的在于实现低通态电阻并且高耐压的SiC纵型MOSFET，提供具有由低浓度p型淀积膜形成的沟道区域的SiC纵型MOSFET的新的结构。本专利技术的其他的目的在于提供具有由低浓度p型淀积层形成的沟道区域的高耐压SiC纵型MOSFET的制造方法。本专利技术的其他的目的在于提供能够合格率较高地制作具有由低浓度p型淀积层形成的沟道区域的高耐压SiC纵型MOSFET的结构以及制作方法。为了解决所述问题的本专利技术，作为使具有形成在低浓度p型淀积层内的低浓度的沟道区域的SiC纵型MOSFET高耐压化、低通态电阻化的方法，制成如下的结构，即，在该低浓度p型淀积层和n型漂移层之间设置高浓度p型层和低浓度n型淀积层，使该低浓度n型淀积层与该高浓度p型层直接相接，并且在该高浓度p型层所具备的部分欠缺部上与所述n型漂移层直接相接。其特征在于由所述结构的SiC纵型MOSFET的层叠了所述低浓度p型淀积层和所述低浓度的n型淀积层的两层淀积膜分别形成。制作这种SiC纵型MOSFET的方法，具备如下工序在n型漂移层上部分地形成高浓度p型层的工序，在高浓度p型层上，和在所述部分欠缺部露出的n型漂移层上形成低浓度n型淀积膜，接着在其上形成低浓度p型淀积膜的工序，进而，在该部分欠缺部在厚度方向上的投影位置附近和其周边的区域，进行贯通所述低浓度p型淀积膜后到达所述低浓度n型淀积膜的有选择的稍高浓度的n型杂质离子注入，并将所述低浓度p型淀积膜的部分翻转(注入返型)成n型后形成n型基极区域的工序。这样，必须通过离子注入贯通后注入返型成n型的区域可以只是所本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于：在第１导电型碳化硅衬底（１）上形成有由第１导电型碳化硅构成的第１淀积膜（２）；在其上形成有由第１导电型碳化硅构成的第２淀积膜（３３）；进而，在其上形成有由第２导电型碳化硅构成的第３淀积膜（ ３２），在该第３淀积膜内有选择地形成有第１导电型的基极区域（４）和第２导电型的栅极区域（１１）；至少在该第２导电型的栅极区域的表面上隔着栅极绝缘膜（６）设有栅极（７）；在所述第２导电型的栅极区域（１１）内有选择地形成有第１导 电型的高浓度源极区域（５）；漏极（１０）与所述第１导电型碳化硅衬底（１）的表面低电阻连接；在所述第１淀积膜（２）和所述第２淀积膜（３３）之间设有第２导电型的高浓度栅极层（３１）；源极（９）与所述高浓度源极区域（５）和 所述高浓度栅极层（３１）的表面低电阻连接；该第２导电型的高浓度栅极层具有部分欠缺部（２４），所述第２淀积膜（３３）与所述第１淀积膜（２）在该部分欠缺部（２４）直接相接，进而在该部分欠缺部（２４）的投影区域，所述第３淀积膜（３２）内的 所述第１导电型的基极区域（４）与所述第２淀积膜（３３）直接相接。...

【技术特征摘要】
【国外来华专利技术】JP 2004-11-18 334920/20041.一种半导体器件，其特征在于在第1导电型碳化硅衬底(1)上形成有由第1导电型碳化硅构成的第1淀积膜(2)；在其上形成有由第1导电型碳化硅构成的第2淀积膜(33)；进而，在其上形成有由第2导电型碳化硅构成的第3淀积膜(32)，在该第3淀积膜内有选择地形成有第1导电型的基极区域(4)和第2导电型的栅极区域(11)；至少在该第2导电型的栅极区域的表面上隔着栅极绝缘膜(6)设有栅极(7)；在所述第2导电型的栅极区域(11)内有选择地形成有第1导电型的高浓度源极区域(5)；漏极(10)与所述第1导电型碳化硅衬底(1)的表面低电阻连接；在所述第1淀积膜(2)和所述第2淀积膜(33)之间设有第2导电型的高浓度栅极层(31)；源极(9)与所述高浓度源极区域(5)和所述高浓度栅极层(31)的表面低电阻连接；该第2导电型的高浓度栅极层具有部分欠缺部(24)，所述第2淀积膜(33)与所述第1淀积膜(2)在该部分欠缺部(24)直接相接，进而在该部分欠缺部(24)的投影区域，所述第3淀积膜(32)内的所述第1导电型的基极区域(4)与所述第2淀积膜(33)直接相接。2.如权利要求1所述的半导体器件，其特征在于，有选择地形成在所述第3淀积膜(32)内的所述第2导电型的栅极区域(11)的与所述栅极绝缘膜(6)相接的部分的第2导电型杂质浓度为2×10cm以下。3.如权利要求1所述的半导体器件，其特征在于，将所述第2导电型层的高浓度的栅极层(31)形成在所述第1淀积膜(2)内。4.如权利要求1所述的半导体器件，其特征在于，所述第2导电型层的高浓度栅极层(31)为由形成在第1淀积膜(2)上的高浓度的第2导电型碳化硅构成的第4淀积膜。5.一种半导体器件的制造方法，用于制造权利要求1所述的半导体器件，其特征在于具有在所述第1淀积膜(2)上部分地形成所述第2导电型的高浓度栅极层(31)的工序，在该第2导电型的高浓度栅极层(31)上、以及在所述部分欠缺部(24)露出的所述第1淀...

【专利技术属性】
技术研发人员：八尾勉，原田信介，岗本光央，福田宪司，
申请(专利权)人：独立行政法人产业技术综合研究所，
类型：发明
国别省市：JP[日本]