半导体器件的制造方法技术

本发明专利技术提供一种能够形成高密度的贯通电极的半导体器件的制造方法。半导体器件的制造方法包括：准备形成有第１集成电路并包含多个第１贯通电极的第１半导体基板、和形成有第２集成电路并包含多个第２贯通电极的第２半导体基板的工序；仅在上述第１半导体基板上施加电压的部分形成特定的绝缘膜的工序，该特定的绝缘膜用于形成低电阻层；在该绝缘膜上放置上述第２半导体基板的工序；以及在上述多个第１电极和上述多个第２电极之间施加电压，在上述绝缘膜中形成多个连接电极的工序，上述多个连接电极连接上述多个第１贯通电极和与上述多个第１贯通电极分别对应的邻接的上述多个第２贯通电极。

【技术实现步骤摘要】

本专利技术涉及一种在管芯层叠结构的半导体器件中，能够高密度地形 成垂直方向的连接电极的。
技术介绍
由于随着微细化的指数函数性地成本上升，正在不断提高现有的高 成本电路(数字电路、模拟电路、存储器电路、传感器电路等)的三维 多层化被实用化的可能性。随此，预测会引起从微细化到三维化的范例 转移。作为三维化的效果，认为1)带宽增大、2)电路面积縮小、3)布 线延迟縮小等。特别地，为了 1)，就需要高的垂直方向电极密度。此外， 关于2)，为了有效地进行縮小，也需要提高垂直方向电极密度。作为提高垂直方向电极密度的方法，近年来广泛采用Si贯通电极 的方案(例如，参照非专利文献l)。在此技术中，在将Si晶片磨削为 规定厚度之后，在晶片上排列的芯片的任意部位开设多个贯通孔，在此 以电镀等方法形成贯通电极(通路)。如果层叠具备此贯通电极的芯片 (管芯)彼此，就能够实现以最短的距离多点连接两者的三维电路。非专利文献l:日経工k夕卜口二夕只2005年10月10日号，「Si 貫通于、;/7V)構造革命」，81 99页(日経BP社)
技术实现思路
本专利技术的目的在于，提供一种能够比现有的管芯层叠结构半导体器 件更高密度地形成垂直方向的连接电极的。为了解决上述课题，本专利技术的第l种，其特 征在于，包括准备形成有第1集成电路并包含多个第1贯通电极的第 1半导体基板、和形成有第2集成电路并包含多个第2贯通电极的第2 半导体基板的工序;在上述第l半导体基板上形成固体电解质层的工序； 在上述固体电解质层上放置上述第2半导体基板的工序；以及在上述多 个第1电极和上述多个第2电极之间施加电压，在上述固体电解质层中 形成多个连接电极的工序，上述多个连接电极连接上述多个第1贯通电-极和、与上述多个第1贯通电极分别对应的邻接的上述多个第2贯通电 极。此外，本专利技术的第2种，其特征在于，包括 制备形成有第1集成电路并包含多个第1贯通电极的第1半导体基板和 形成有第2集成电路并包含多个第2贯通电极的第2半导体基板的工序； 在上述第1半导体基板上形成GeSbTe层的工序；以及在上述多个第1 电极和上述多个第2电极之间施加电压，在上述GeSbTe层中形成多个 连接电极的工序，上述多个连接电极连接上述多个第1贯通电极和与上 述多个第1贯通电极分别对应的邻接的上述多个第2贯通电极。此外，本专利技术的第3种，其特征在于，包括 制备形成有第1集成电路并包含多个第1贯通电极的第1半导体基板和 形成有第2集成电路并包含多个第2贯通电极的第2半导体基板的工序； 在上述第1半导体基板上形成过渡金属氧化物层的工序；在上述过渡金 属氧化物层上放置上述第2半导体基板的工序；以及在上述多个第1电 极和上述多个第2电极之间施加电压，在上述过渡金属氧化物层中形成 多个连接电极的工序，上述多个连接电极连接上述多个第1贯通电极、 和与上述多个第1贯通电极分别对应的邻接的上述多个第2贯通电极。.根据本专利技术，能够提供一种能够比现有的管芯层叠结构半导体器件 更高密度地形成垂直方向的连接电极的半导体器件电极的制造方法。附图说明图1是用于说明本专利技术的第1 第3实施方式的3半导体器件电极的制造方法的示意性的斜视图。图2是用于说明延续图1的工序的剖面图。图3是用于说明连接电极的形成过程的示意性的剖面图。图4是用于说明固体电解质的电压/电流特性滞后的特性图。图5是表示固体电解质层的厚度和最大工作电压关系的特性图。图6是用于说明第4实施方式的三维电路的导通路形成用的供电方法的示意性的斜视图，图6 (a)表示单个供电法，图6 (b)表示熔丝插入法。图7是用于说明现有的管芯层叠型的一个例 子的示意性的剖面图(第l代)。图8是用于说明现有的管芯层叠型的另一个 例子的示意性的剖面图(第2代)。图9是表示每一代或每个用途所要求的垂直方向的布线面密度的图。图10是说明设置有巨大插头时的问题点的示意性的剖面图。具体实施方式在说明本专利技术的实施方式之前，事先汇总现有技术的问题点。图7、 8所示的是现有的管芯层叠型半导体器件的制作技术。为了方便分为第 1代和第2代。在第1代中，如图7所示，层叠管芯101 (从晶片切割 出电路部的管芯)。在切割成管芯之前，按规定的工艺形成称为贯通电 极102的垂直电极。在切割出管芯之后，通过机械校准装置，进行位置 对准。由于此校准的精度大小为大约几十um，所以垂直电极的大小就 是50um见方以下。在第2代中，如图8所示，隔着绝缘膜104粘接每个制作电路的硅 晶片103，此后通过切割成单独的管芯，得到层叠结构。在电路制造工 序后，由于将晶片103薄层化为100um左右的厚度，从而变得半透明。因此，光学校准就成为可能，校准精度比机械校准有所提高，成为几Hm。贯通电极的大小成为5nmS以下。由于认为贯通电极本身所占的总面积为电路整体的最多1%，所以' 设1个贯通电极的面积为S时，则垂直方向布线的密度为1/100S。示出 此布线密度的是图9。艮卩，在第l代的技术中，为2.5X10Vcm2，在第2 代的技术中，为2.5X104/cm2。这些电极密度比应用中所要求的电极密 度低。例如，在下一代的微处理器的总线中，理想地要求105/0[112以上， 在直接连接在存储器和处理器元件之间的接口 I/O中要求10Vcm2以上。现有的技术的问题点在于，校准精度低且不能提高垂直电极密度。 为了解决这些问题，例如，如图IO所示，考虑在电极的连接端设置巨 大插头104。但是，当设置巨大插头104时，就会产生所谓与邻近的布 线105的干涉、或耦合电容增大的问题。因此，基板贯通电极102必须 与晶体管或布线区域分开制作。或者，如果有能够通过自校准接合基板贯通电极之间的工艺，可以 允许校准的偏差，所以较小地制作贯通电极(或焊盘)。作为解决这些 的手段考虑了如下技术在管芯或晶片间设置仅在施加电压的部分可以 局部地形成低电阻层的特殊的绝缘膜，在应接合的垂直电极间施加电 压，由此，就能够通过自校准接合垂直电极之间。根据这样的设想，下 面说明本专利技术的实施方式。 (第1实施方式)图1及图2是表示本专利技术的第1实施方式的半导体器件连接电极的 制造工序的模式图。首先，利用制作通过一般的硅工艺形成了集成电路 的、厚度为100ixm的第1管芯1之后，利用干腐蚀和气相生长法形成 直径50um的贯通孔。为了填埋此贯通孔的内部，用铜镀层等制作贯通 电极3。在贯通电极表面用溅射法预先制作0.05um的容易电离的Cu 或Ag等金属薄膜层4 (图1中未图示)。接着，通过公知的切割方法切 割管芯。接着，在管芯的表面形成固体电解质层即CuS层5 (图l (b))。具 体地，沉积1 u m的Cu层后，将Cu表面浸渍在包含硫磺离子的电解液 中，在与设置Cu电极的面相反的一侧施加正电压，在电解液中浸渍负 的电极，由此通过电化学反应使其硫化形成CuS。在此阶段中，CuS层 是绝缘膜。接着，将与第l管芯l相同地形成了集成电路的、厚度100um的. 第2管芯7，在CuS层5上用标准的方法进行机械校准，在400。C下加 热几分钟进行粘接(图1 (c))。再有，在第2管芯7的表面上形成的参 照编号9是与各贯通电极3连接的表面电极，在下面工序中用于通电。此外，如图2所示，还在第本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，包括：准备形成有第１集成电路并包含多个第１贯通电极的第１半导体基板、和形成有第２集成电路并包含多个第２贯通电极的第２半导体基板的工序；在上述第１半导体基板上形成固体电解质层的工序；在上述固体电解质层上放置上述第２半导体基板的工序；以及在上述多个第１电极和上述多个第２电极之间施加电压，在上述固体电解质层中形成多个连接电极的工序，上述多个连接电极连接上述多个第１贯通电极、和与上述多个第１贯通电极分别对应的邻接的上述多个第２贯通电极。

【技术特征摘要】
JP 2006-9-29 269370/20061、一种半导体器件的制造方法，其特征在于，包括准备形成有第1集成电路并包含多个第1贯通电极的第1半导体基板、和形成有第2集成电路并包含多个第2贯通电极的第2半导体基板的工序；在上述第1半导体基板上形成固体电解质层的工序；在上述固体电解质层上放置上述第2半导体基板的工序；以及在上述多个第1电极和上述多个第2电极之间施加电压，在上述固体电解质层中形成多个连接电极的工序，上述多个连接电极连接上述多个第1贯通电极、和与上述多个第1贯通电极分别对应的邻接的上述多个第2贯通电极。2、 根据权利要求1所述的半导体器件的制造方法，其特征在于， 上述电解质层包含CuS或ZnCdS。3、 根据权利要求2所述的半导体器件的制造方法，其特征在于， 上述贯通电极由Cu或Ag中的任一种金属覆盖，上述连接电极包含上述金属Cu。4、 根据权利要求1所述的半导体器件的制造方法，其特征在于，还包括在上述第2半导体基板的上表面形成与上述第2贯通电极连接的表 面电极的工序；及在上述第1半导体基板的背面形成与上述第1贯通电极连接的背面 电极的工序；在形成上述多个连接电极的工序中，在上述表面电极和上述背面电 极之间施加电压。5、 一种半导体器件的制造方法，其特征在于，包括 准备形成有第1集成电路并包含多个第1贯通电极的第1半导体基 板和形成有第2集成电路并包含多个第2贯通电极的第2半导体基板的 工序；在上述第1半导体基板上形成GeSbTe层的工序；以及 在上述多个第1电极和上述多个第2电极之间施加电压，在上述 GeSbTe层中形成多个连接电极的工序，上述多个连接电极连接上述多 个第1贯通电极、和与上述多个第1贯通电极分别对应的邻接的上述多 个第2贯通电极。6、 根据权利要求5所述的半导体器件的制造方法，其特征在于， 上述GeSbTe层是非晶相，上述多个连接电极包含GeSbTe多晶层。7、 根据权利要求5所述的半导体器件的制造方...

【专利技术属性】
技术研发人员：藤田忍，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]