半导体器件中凹陷栅极的制造方法技术

一种制造半导体器件中的凹陷栅极的方法，该方法包括：在衬底上形成器件隔离结构以限定有源区；在衬底上形成硬掩模图案以选择性地暴露至少一部分有源区；在有源区通过蚀刻工艺利用硬掩模图案作为蚀刻阻挡层来形成凹陷图案；除去该硬掩模图案；在衬底上形成栅极绝缘层；以及在栅极绝缘层上形成栅极电极以至少覆盖所述凹陷图案。

【技术实现步骤摘要】

本专利技术一般涉及一种用于制造半导体器件的方法，且更具体而言， 涉及一种制造半导体器件中凹陷栅极的方法。技术背景由于半导体器件变得高度集成，晶体管通道长度相对地被缩短。由 于通道长度的缩短，使得在传统的平面晶体管中，短通道效应急剧和更 严重地降低临界电压。另外，当存储器件(例如动态随才^取存储器(DRAM))逐渐地集 成，由于过度离子注入因此衬底的电场会变得非常高。特别是，在存储 节点接触SNC的结点时结点漏电流增加，导致数据保留时间减少的缺陷。为了克服此缺陷，在近年已经广泛地使用凹陷栅极工艺，通过该工 艺使硅衬底凹陷到一定深度，然后形成DRAM的单元晶体管。因此，结点 漏电流被降^氐，从而增加了翁:据保留时间。图1A和图1B说明了制造凹陷栅极的一种传统方法。图1C说明了在 有源区和凹陷图案之间的覆盖错位(overlay misalignment)。图1D说明 了在形成栅极绝缘层和栅极电极之后所产生的结构。在图1A—ID中，上 面的示图为平面图，下面的示图为沿着上面示图的I-I'线的截面图。参照图1A，使用浅沟槽隔离(STI)工艺，在衬底11上形成场氧化物 层12，并限定有源区本文档来自技高网...

【技术保护点】
一种制造半导体器件中凹陷栅极的方法，所述方法包括：在衬底上形成器件隔离结构以限定有源区；在所述衬底上形成硬掩模图案以选择性地暴露至少一部分所述有源区；利用所述硬掩模图案作为蚀刻阻挡层、通过蚀刻工艺在所述有源区中形成凹 陷图案；除去所述硬掩模图案；在所述衬底上形成栅极绝缘层；和在所述栅极绝缘层上形成栅极电极以至少覆盖所述凹陷图案。

【技术特征摘要】
KR 2006-9-29 10-2006-00963341.一种制造半导体器件中凹陷栅极的方法，所述方法包括在衬底上形成器件隔离结构以限定有源区；在所述衬底上形成硬掩模图案以选择性地暴露至少一部分所述有源区；利用所述硬掩模图案作为蚀刻阻挡层、通过蚀刻工艺在所述有源区中形成凹陷图案；除去所述硬掩模图案；在所述衬底上形成栅极绝缘层；和在所述栅极绝缘层上形成栅极电极以至少覆盖所述凹陷图案。2. 根据权利要求1所述的方法，其中形成所述硬掩模图案包括形成部 分所述硬掩模图案以覆盖相邻有源区的相互面对的末端以及所述相邻 有源区之间的所述器件绝缘结构。3. 根据权利要求2所述的方法，其中所述硬掩模图案包含三重结构的 硬掩模图案。4. 根据权利要求3所述的方法，其中形成所述三重结构的硬掩模图案 包括形成碳基硬掩模和氧化物基硬掩模；在所迷氧化物基硬掩模上形成具有彼此之间有间隔的直线图案的硅 基硬掩模图案；在所述硅基硬掩模图案上形成岛状掩模图案以覆盖所述相邻有源区 的相互面对的末端以及在所述相邻有源区之间的所述器件绝缘结构；和利用所述岛状掩模图案和所述硅基硬掩模图案作为蚀刻阻挡层来蚀 刻所述氧化物基硬掩模和所述碳基硬掩模。5. 根据权利要求4所述的方法，其中形成所述硅基硬掩模图案包括 在所述氧化物基硬掩模上形成硅基硬掩模；在所述硅基硬掩模上形成具有彼此之间有间隔的直线图案的凹陷掩 模；利用所述凹陷掩模作为蚀刻阻挡层来蚀刻所述硅基硬掩模以形成所 述硅基硬掩模图案；和 除去所述凹陷掩模。6. 根据权利要求4所述的方法，其中所述碳基硬掩模包括非晶碳层。7. 根据权利要求4所述的方法，其中所述碳基硬掩模形成的厚度为约 1000A 约2000A。8. 根据权利要求4所述的方法，还包括在所述碳基硬掩模和所述衬底 之间形成厚度少于约IOOA的氧化物层。9. 根据权利要求4所述的方法，其中所述氧化物基硬掩模包括氧氮化 珪或氧化珪。10. 根据权利要求4所述的方法，其中所述氧化物基硬掩模形成的厚 度为约200A 约600A。11. 根据权利要求4所述的方法，其中所述硅基硬掩模包括非晶硅或 多晶硅。12. 根据权利要求4所述的方法，其中所述硅基硬掩模形成的厚度为 约200A 约400A。13. —种制造半导体器件中凹陷栅极的方法，所述方法包括 在衬底上形成器件隔离结构以限定有源区；在所述衬底上形成硬掩模图案以选择...

【专利技术属性】
技术研发人员：张世亿，赵兴在，金泰润，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[]