具有高耐压ＭＯＳＦＥＴ的半导体器件及其制造方法技术

本发明专利技术提供一种具有能与低耐压晶体管混合装载且微细化并容易调整耐压的横型高耐压ＭＯＳＦＥＴ的半导体器件。高耐压ＭＯＳＦＥＴ具有：形成在半导体衬底（１）上的高耐压用激活区（４）的沟部（１０）；形成在夹住沟部（１０）的两侧的高耐压用激活区（４）的上表面，并按与高耐压用激活区（４）相反的导电型注入杂质的２个多晶硅层（６）；位于夹住沟部（１０）的两侧，并对多晶硅层（６）的下部的高耐压用激活区（４）的表面按与高耐压用激活区（４）相反的导电型注入杂质的２个杂质扩散漂移层（９）；以及以栅极氧化膜（１１）为中介，形成在沟部（１０）的底面和侧面以及各多晶硅层（６）的靠近沟部（１０）侧的邻近区的沟部侧的端面和上表面的栅极（１３ａ），在２个多晶硅层（６）的不受栅极（１３ａ）覆盖的邻近区以外的部分分别形成源极－漏极区（１５ａ）。

【技术实现步骤摘要】

本专利技术涉及具有高耐压MOSFET的半导体器件及其制造方法，尤其涉及混 合装载高耐压MOSFET和低耐压MOSFET的半导体器件及其制造方法。
技术介绍
高耐压MOSFET需要确保耐击穿电压的长的栅极长度和作为漂移区的低浓 度扩散区等，因而与低耐压MOSFET相比，规模非常大。尤其是将源极和漏极 区沿半导体衬底表面横向配置的横型高耐压MOSFET，该规模的扩大显著。以往， 一直提出各种此规模大的横型高耐压MOSFET的縮小化技术。作为 此縮小化技术中的一种，日本国专利特开平6—151453号公报提出在垂直方向 形成漂移区谋求大幅度縮小高耐压MOSFET占据的漂移区的方法。用图7说明 该高耐压MOSFET的元件结构。如图7所示，在半导体衬底100上，以栅极绝 缘膜101为中介形成栅极102，在栅极102的两侧的半导体衬底100上形成沟 103，在栅极102侧的沟侧壁设置电场缓冲层104(漂移区)，又在沟底部侧的半 导体衬底100的上层部形成源极和漏极区105。横型的MOSFET结构中，作为抑制短沟道效应且縮小晶体管体积的方法， 提出以日本国专利特开2002 — 343963号公报为代表的各种沟道栅极型 MOSFET。用图8说明该沟道栅极型MOSFET的制造方法。在半导体衬底110上形成元件分离区111后(参考图8(a))，利用杂质离子注 入形成源极和漏极区112(参考图8(b))。接着，淀积CVD氧化膜113后，在使 晶体管的沟道区的CDV氧化膜113开口的同时，蚀刻源极一漏极区112的Si 层，设置第1Si沟114(参考图8(c))。接着，组合CVD(化学汽相淀积)法和各向 异性蚀刻，在第l沟侧壁形成氧化膜等绝缘膜的侧阱115，同时还形成第2Si 沟116(参考图8(d))。接着，利用热氧化，在第2Si沟116的底部淀积栅极氧化膜117。然后，用多晶硅等栅极材料填埋第1和第2沟114、 116的内部，从而 形成栅极118(参考图8(e))。根据上述日本国专利特开平6— 151453号公报的高耐压MOSFET，高耐压 晶体管占据的漂移区的规模的确小于以往的该区，但不能縮小用于确保耐击穿 电压的沟道长度。而且，沟部分形成非常大的高低差，所以高耐压晶体管和低 耐压晶体管混合装载的半导体器件中，不利于作为整个半导体器件的微细化。又，根据日本国专利特开2002 — 343963号公报的沟道栅极型MOSFET，在 縮小电源电压低(< 1.8伏)的微细晶体管方面取得效果，但需要电场缓冲用的漂 移区的高耐压MOSFET(10伏 50伏)中不能原样应用该元件结构。
技术实现思路
本专利技术是鉴于上述问题而完成的，其目的在于提供一种具有能与低耐压晶 体管混合装载且微细化并容易调整耐压的横型高耐压MOSFET的半导体器件。为了到达上述目的，本专利技术的半导体器件，在半导体衬底上具有元件分离 区、利用所述元件分离区分区的激活区和形成在所述激活区的至少l个分区的 高耐压用激活区的高耐压MOSFET，该高耐压MOSFET具有形成在第1导 电型的所述高耐压用激活区的沟部；形成在夹住所述沟部的两侧的所述高耐压 用激活区的上表面，并按与第l导电型相反的第2导电型注入杂质的2个多晶 硅层；位于夹住所述沟部的两侧，并对所述多晶硅层的下部的所述高耐压用激 活区的表面按所述第2导电型注入杂质的2个杂质扩散漂移层；以及以栅极氧 化膜为中介，形成在所述沟部的底面和侧面以及所述各多晶硅层的靠近所述沟 部侧的邻近区的所述沟部侧的端面和上表面的栅极，在所述2个多晶硅层的不 受所述栅极覆盖的所述邻近区以外的部分分别形成源极区和漏极区。根据此第l特征的半导体器件，由于在沟部的下部形成沟道区，因此漂移 层不因扩散而往沟道方向延伸，从而抑制短沟道效应，谋求縮小栅极长度，能 縮小确保耐击穿电压的沟道长度和成为电场缓冲层的漂移长度。而且，多晶硅 层的漏极区与杂质扩散漂移层一起作为漂移层起作用，这些漂移层和沟道区能 形成为根据沟部自匹配。其结果，能谋求高耐压MOSFET的大幅度縮小化。又，由于能利用光刻制版方便地调整多晶硅层首部的栅极与多晶硅层的邻 近区的重叠量，因此能调整耐压。因而，即使半导体器件的工作电压规范更改，也不必更改形成高耐压MOSFET的制造工序。最好本专利技术的半导体器件，其中所述沟部的离开所述高耐压用激活区的表 面的深度，比所述杂质扩散漂移层深。据此，相对于杂质扩散漂移层较后形成 沟部时，由于沟部较深，因此能在夹住沟部的两侧自匹配地形成杂质扩散漂移 层。而且，最好所述沟部的离开所述高耐压用激活区的表面的深度，在300纳 米至900纳米的范围内，最好所述沟部的由所述2个多晶硅层之间的宽度规定 的栅极长度，在300纳米至1200纳米的范围内。最好本专利技术的半导体器件，将所述2个多晶硅层的至少一方形成为从所述 激活区的上表面延伸到所述元件分离区的上表面。这里，最好在所述多晶硅层 的所述元件分离区的上表面部分，形成所述源极区或所述漏极区。根据上述第2特征，能将至少源极区和漏极区的一方配置在元件分离区上， 使源极区和漏极区的任一方与半导体衬底之间产生的寄生电容减小，高耐压 MOSFET能进一步高速动作。而且，能有效利用元件分离区，所以能谋求高耐 压MOSFET的大幅度縮小化。最好本专利技术的半导体器件，除上述任一特征外，还使所述2个多晶硅层的 所述邻近区的沿背离所述沟部的方向的长度，在200纳米至1000纳米的范围 内，根据所述邻近区的长度，将所述高耐压MOSFET的耐压调整在10伏至40 伏的范围内。最好本专利技术的半导体器件，在所述2个多晶硅层的形成所述源极区和漏极 区的部分的上表面以及所述栅极的上表面，形成硅化物膜。据此，能减小栅极、 源极、漏极各自的布线电阻，使高耐压MOSFET能进一步高速动作。最好本专利技术的半导体器件，在不形成所述高耐压MOSFET的所述激活区的 其它分区，形成低耐压MOSET。这里，最好用同一材料同时形成所述高耐压 MOSFET和所述低耐压MOSFET。据此，利用本专利技术的半导体器件，能装载用 低耐压MOSFET构成的逻辑电路。而且，其结构适合与低耐压MOSFET混合装载的高耐压MOSFET微细化，因此能分别对低耐压MOSFET和高耐压 MOSFET最大限度地进行伴随加工技术换代的微细化。又，通过用同一材料同 时形成低耐压MOSFET和高耐压MOSFET,谋求低耐压MOSFET和高耐压 MOSFET的形成工序部分共用，从而能谋求制造工序简化，并抑制制造成本。 又，为了达到上述目的，本专利技术的半导体器件制造方法的形成上述特征的 半导体器件的所述高耐压MOSFET的工序具有以下工序在所述半导体衬底上 形成所述元件分离区的工序；在所述激活区的至少1个分区形成所述第1导电 型的所述高耐压用激活区的工序；在所述高耐压用激活区的上表面形成所述多 晶硅层和第l氧化膜的工序；在所述多晶硅层和所述高耐压用激活区的表面， 以所述第l氧化膜为中介进行第2导电型的杂质离子注入的工序；形成贯通所 述第1氧化膜和所述多晶硅层以及注入所述杂质离子的所述高耐压用激活区的 表面部分并在上侧开口的沟部的工序；在所述沟部的侧面和底面以及所述第1 氧化膜的上表面，淀积栅极氧化膜和本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，在半导体衬底上具有元件分离区、利用所述元件分离区分区的激活区和形成在所述激活区的至少１个分区的高耐压用激活区的高耐压ＭＯＳＦＥＴ，所述高耐压　ＭＯＳＦＥＴ具有：形成在第１导电型的所述高耐压用激活区的沟部；形成在夹住所述沟部的两侧的所述高耐压用激活区的上表面，并按与第１导电型相反的第２导电型注入杂质的２个多晶硅层；位于夹住所述沟部的两侧，并对所述多晶硅层的下部的所述高耐压用激活区的表面按所述第２导电型注入杂质的２个杂质扩散漂移层；以及以栅极氧化膜为中介，形成在所述沟部的底面和侧面以及所述各多晶硅层的靠近所述沟部侧的邻近区的所述沟部侧的端面和上表面的栅极，在所述２个多晶硅层的不受所述栅极覆盖的所述邻近区以外的部分，分别形成源极区和漏极区。

【技术特征摘要】
JP 2006-12-8 2006-331320;JP 2007-10-24 2007-2761781、一种半导体器件，其特征在于，在半导体衬底上具有元件分离区、利用所述元件分离区分区的激活区和形成在所述激活区的至少1个分区的高耐压用激活区的高耐压MOSFET，所述高耐压MOSFET具有形成在第1导电型的所述高耐压用激活区的沟部；形成在夹住所述沟部的两侧的所述高耐压用激活区的上表面，并按与第1导电型相反的第2导电型注入杂质的2个多晶硅层；位于夹住所述沟部的两侧，并对所述多晶硅层的下部的所述高耐压用激活区的表面按所述第2导电型注入杂质的2个杂质扩散漂移层；以及以栅极氧化膜为中介，形成在所述沟部的底面和侧面以及所述各多晶硅层的靠近所述沟部侧的邻近区的所述沟部侧的端面和上表面的栅极，在所述2个多晶硅层的不受所述栅极覆盖的所述邻近区以外的部分，分别形成源极区和漏极区。2、 如权利要求1中所述的半导体器件，其特征在于， 所述沟部的离开所述高耐压用激活区的表面的深度，比所述杂质扩散漂移层深。3、 如权利要求1中所述的半导体器件，其特征在于， 所述沟部的离开所述高耐压用激活区的表面的深度，在300纳米至900纳米的范围内。4、 如权利要求1中所述的半导体器件，其特征在于， 所述沟部的由所述2个多晶硅层之间的宽度规定的栅极长度，在300纳米至1200纳米的范围内。5、 如权利要求1中所述的半导体器件，其特征在于，将所述2个多晶硅层的至少一方形成为从所述激活区的上表面延伸到所述 元件分离区的上表面。6、 如权利要求5中所述的半导体器件，其特征在于，在所述多晶硅层的所述元件分离区的上表面部分，形成所述源极区或所述 漏极区。7、 如权利要求1中所述的半导体器件，其特征在于， 所述2个多晶硅层的所述邻近区的沿背离所述沟部的方向的长度，在200纳米至1000纳米的范围内，根据所述邻近区的长度，将所述高耐压MOSFET的耐压调整在10伏至40 伏的范围内。8、 如权利要求1中所述的半导体器件，其特征在于，在所述2个多晶硅层的形成所述源极区和漏极区的部分的上表面以及所述 栅极的上表面，形成硅化物膜。9、 如权利要求1至8中任一项所述的半导体器件，其特征在于， 在不形成所述高耐压MOSFET的所述激活区的其它分区，形成低耐压MOSET。10、 如权利要求9中所述的半导体器件，其特征在于， 用同一材料同时形成所述高耐压MOSFET和所述低耐压MOSFET。11、 一种半导体器件制造方法，其特征在于， 制造权利要求1中所述的半导体器件， 形成所述高耐压MOSFET的工序具有以下工序 在所述半导体衬底上形成所述元件分离区的工序；在所述激活区的至少1个分区形成所述第1导电型的所述高耐压用激活区 的工序；在所述高耐压用激活区的上表面，形成所述多晶硅层和第l氧化膜的工序;在所述多晶硅层和所述高耐压用激活区的表面，以所述第l氧化膜为中介 进行第2导电型的杂质离子注入的工序；形成贯通所述第1氧化膜和所述多晶硅层以及注入所述杂质离子的所述高 耐压用激活区的表面部分并在上侧开口的沟部的工序；在所述沟部的侧面和底面以及所述第1氧化膜的上表面，淀积栅极氧化膜 和栅极材料膜的工序；对所述栅极材料膜制作图案，并形成所述栅极的工序；以及在所述多晶硅层的不受所述栅极覆盖的部分进行所述第2导电型杂质离子注入，并形成所述源极区和所述漏极区的工序。12、 一种半导体器件制造方法，其特征在于， 制造权利要求1中所述的半导体器件， 形成所述高耐压MOSFET的工...

【专利技术属性】
技术研发人员：疋田智之，小田部拓也，米元久，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]