TEG图案及利用TEG图案的半导体器件的测试方法技术

本发明专利技术涉及一种ＴＥＧ图案及利用ＴＥＧ图案的半导体器件的测试方法。ＴＥＧ图案包括：多个器件隔离层图案，其在相邻的有源区之间具有预定间隙；位于相邻器件隔离层图案中的有源区图案；以及位于有源区图案中的金属接触件图案。

【技术实现步骤摘要】

本专利技术涉及TEG图案(测试元件组图案)及利用TEG图案的半导体器 件的测试方法。
技术介绍
为了确认半导体制造工艺中每个工艺的处理结果是否为可接受或优选 的，应该测量器件或结构的厚度、电阻、密集度、污染度、临界尺寸以及电 子特性。在这样的测量过程中，半导体器件的晶片可能被损坏。由此，人们 可能无法监测处理中(即在晶片仍在半导体制造厂中的情况下，制造过程期 间或在处理步骤之间)的实际晶片的特性。在这种情况中，在晶片的预定部分或在单独的空白晶片上形成称为TEG (测试元件组)的图案，以及在与实际器件晶片上执行处理的条件相同的条 件下执行处理，之后通过测量TEG图案来评估相应的处理或器件特点。这 种晶片称为检测晶片或测试晶片。在开发半导体器件中存在几种重要的TEG图案。然而，其中最重要的 是被称为缺陷单元阵列的在与实际存储器单元相同条件下制成的TEG图案。 这样的TEG图案与实际器件晶片的存储单元具有大致相同的结构。在改变 设计规则或存储单元中所使用的材料的情况下，为了确定由各个导电层连接 到外部所引起的内部短路或断路缺陷，通过测量TEG图案的电阻或兼容性 等来评估可靠性、稳定性以及工艺裕量(process margin)等等。然而，当接触件位于90nm的或更小的技术节点的源/漏极区域(例如， 有源区)时，相对于更大技术节点，对叠层不对准(misalignment)的严加 控制更为重要。然而，现有技术不能充分控制90nm或更小的技术节点的叠层不对准的 裕量。因此导致了漏电流增加的可能性。此外，与在源极/漏极区与阱区之间的PN结二极管区域内离子注入工艺条件对应的二极管漏电对半导体器件的性能具有很大的影响。因此，在最小设计规则为90nm或更小的工艺下应该非常慎重地加以考虑。然而，根据现有技术，在制造90nm或更小技术节点的半导体器件中， 还没有系统地开发出能够有效监控该有源区内的金属1接触件(M1C)的叠 层不对准程度的电子测试模块以及能够精确监控PN结二极管区域的漏电特 性的测试模块。特别地，就漏电流数据而言，与金属1接触件(Ml C)图案互连的金属 的有源延伸是认真地建立起来的有利设计规则。在实践中，泄漏电流的具体 数值应该由从恰当和/或有效的TEG反馈的硅(SO衬底数据确定。
技术实现思路
本专利技术提供了 TEG图案以及半导体器件的测试方法，其在制造具有 90nm或更小的设计规则的半导体器件中，能够通过硅衬底数据确定金属1 接触件(M1C)的有源区内的不对准所引起的漏电流电平(例如，从M1C 的有源延伸设计规则的角度)。此外，本专利技术的实施例提供了一种TEG图案以及半导体器件的测试方 法，其能够监控与离子注入工艺条件密切相关的PN结二极管区域内的一直 到精细电平的漏电流的特性。此外，本专利技术的实施例提供了一种TEG图案以及用于测试半导体器件 的方法，其能够提高半导体器件的成品率以及通过新设计的两端子TEG促 进半导体器件的开发效率。根据本专利技术实施例的TEG图案包括器件隔离层图案，其在相邻的有 源区之间具有预定间隙；位于所述器件隔离层图案中的有源区图案；以及位 于所述有源区图案中的接触件图案(例如金属l接触件(M1C〕图案)。此外，根据本专利技术实施例的TEG图案可以包括阱拾取区域，其包括 多个岛型二极管TEG;金属带区域，其电连接至所述多个岛型二极管TEG; 第一金属焊盘，其为所述金属带区域施加电势；以及第二金属焯盘，其检测 通过所述第一金属焊盘施加电势而导致的来自所述阱拾取区域的漏电流。此外，根据本专利技术实施例的利用TEG图案的半导体器件的测试方法包 括如下步骤利用TEG图案监控漏电流，其作为有源区图案和接触件图案之间的尺寸差值的函数。其中，TEG图案包括器件隔离层图案，其在相邻的有源区之间具有预定间隙；位于所述器件隔离层图案中的有源区图案；以及 位于所述有源区图案中的接触件图案。此外，半导体器件的测试方法可以包括以下步骤从较低的金属焊盘处， 对包括多个岛型二极管TEG的金属带区域施加电势；检测通过较低的金属 焊盘施加电势而导致的从阱拾取区域到较高的金属焊盘的漏电。附图说明图1为根据本专利技术实施例的TEG图案的布局；图2至图5为根据本专利技术实施例的TEG图案的放大布局；以及图6为根据本专利技术实施例的TEG图案的剖视图。具体实施方式下面将结合附图详细描述TEG (测试元件组)图案及利用TEG图案测 试半导体器件的方法的实施例。在实施例的描述中，当层(或膜)被称为在另一层或衬底上时，应该理 解为其可以是直接位于另一层或衬底上，或者也可以存在中间层。此外，当 层(或膜)被称为在另一层下时，应该理解为其可以是直接位于另一层下， 也可以是存在一层或多层中间层。此外，当一层被称为位于两层之间，也应 该理解为其可以是位于两层之间的唯一层，或也可以存在一层或多层中间 层。图1为根据本专利技术的实施例的TEG图案的布局；图2为所述TEG图案 的放大布局。图3和图4分别为显示阱拾取区域120和金属带区域110的放 大布局。图5为显示图3所示的阱拾取区域120的TEG图案的放大布局。 图6为沿图5所示的布局的PQ线的剖视图。如图1和图2所示，根据第一实施例的所述TEG图案100包括阱拾取 区域120，金属带区域110，第一或较低金属焊盘IO，第二或更上金属焊盘 20。阱拾取区域120包括多个岛型二极管TEG;金属带区域110包括多个岛 型二极管TEG，第一或较低金属焊盘10对金属带区域110施加电势，第二 或更上金属焊盘检测由于通过较低金属焊盘10施加电势而导致的来自阱拾取区域120的漏电流。具体地，在制造半导体器件中，本实施例的TEG图案能够确认由不对 准的金属l接触件(M1C)图案引起的硅衬底中的有源区的漏电流电平，并 且能够从金属1接触件(M1C)图案的有源延伸设计规则的角度提供漏电流 数据。由此，如图5和图6所示，岛型二极管TEG120和130包括器件隔离 层图案123;器件隔离层图案123内的多个有源区125 (即有源区图案)； 以及多个有源区125中的多个金属1接触件(M1C)图案127 (即接触件图 案)。岛型二极管TEG可以指多个二极管TEG其中之一，其中多个TEG 二极管中的每一个彼此分开，好像一串岛。如图6所示，TEG图案可以在阱 图案121上形成，金属1接触件图案(其可以包括多个接触件127)可以在 介电层128中形成(例如，层间介电层图案)。此外，在有源区图案125和 金属1接触件图案127之间还可以形成硅化物图案或层124。如图5所示，器件隔离层图案123和金属1接触件图案127可以具有等 于或大于现有技术中最小值设计规则数值(例如，在90nm制造技术中约为 90nm)的一个或多个尺寸。例如，在一种情况中，器件隔离层123和所述金 属1接触件图案127可以具有等于制造技术中最小值设计规则的数值(例如， 90nm制造技术中为90nm)的一个或多个尺寸或间距。另一方面，器件隔离 层图案123的大小和尺寸(b)(即相邻两个有源区125之间的空间)和金 属1接触件图案127的大小和尺寸(a)可以大于最小设计规则的数值，从 而可以最小化乃至不会引起任何图案化问题。然而，当器件隔离层123的大 小和尺寸(b)和金属1接触本文档来自技高网...

【技术保护点】
一种测试元件组ＴＥＧ图案，包括：　　　　器件隔离层图案，其在相邻的有源区之间具有预定间隙；　　　　位于所述器件隔离层图案中的有源区图案；以及　　　　位于所述有源区图案中的接触件图案。

【技术特征摘要】
KR 2006-12-27 10-2006-01357711、一种测试元件组TEG图案，包括器件隔离层图案，其在相邻的有源区之间具有预定间隙；位于所述器件隔离层图案中的有源区图案；以及位于所述有源区图案中的接触件图案。2、 根据权利要求1所述的TEG图案，其中所述器件隔离层图案和所述 接触件图案具有大于最小设计规则值的尺寸。3、 根据权利要求2所述的TEG图案，还包括具有等于最小设计规则 值的尺寸的第二器件隔离层图案和第二接触件图案。4、 根据权利要求2所述的TEG图案，其被配置为根据所述有源区图案 和所述接触件图案的尺寸的差值监控漏电流。5、 根据权利要求4所述的TEG图案，其中所述有源区图案和所述接触 件图案的尺寸差值为200nm或更小。6、 根据权利要求3所述的TEG图案，包括多个器件隔离层图案和多个 接触件图案，其中所述有源区图案和所述接触件图案的尺寸差值在小于等于 200nm的范围内改变。7、 根据权利要求1所述的TEG图案，其中所述接触件图案为所述有源 区图案内的每一个有源区提供一个接触件。8、 一种测试元件组TEG图案，包括 阱拾取区域，其包括多个岛型二极管TEG;金属带区域，其电连接至所述多个岛型二极管TEG的接触件； 第一金属焊盘，其为所述金属带区域施加电势；以及 第二金属焊盘，其被配置为用于检测通过所述第一金属焊盘施加电势而 导致的来自所述阱拾取区域的漏电流。9、 根据权利要求8所述的TEG图案，其中每个岛型二极管TEG包括 器件隔离层图案，其在相邻的有源区之间具有预定间隙； 位于所述器件隔离层图案中的有源区图案；以及位于所述有源区图案中的接触件图案。10、 根据权利要...

【专利技术属性】
技术研发人员：洪志镐，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]