可重复堆叠的封装体制造技术

本发明专利技术涉及一种可重复堆叠的封装体，包括：一基板，具有多个第一焊垫；一芯片，设置于基板上并暴露出一主动面，其中主动面与基板电性连接；多个第二焊垫，设置于芯片的主动面上；以及一封装胶体，设置于基板上用以覆盖部分芯片，其中封装胶体于主动面上构成一凹槽并暴露出主动面上的第二焊垫；其中多个导电球设置于第二焊垫上以与另一可重复堆叠的封装体的第一焊垫电性连接。利用覆晶方式堆叠两封装体，辅以封装胶体保护基板周缘，以减少引线使用及改善两封装体堆叠的翘曲问题。

【技术实现步骤摘要】

本专利技术涉及一种堆叠式芯片封装结构，特别是一种利用覆晶(flipchip)方式堆叠的可重复堆叠的封装体。
技术介绍
半导体科技随着计算机与网络通讯等产品功能急速提升，必需具 备多元化、可移植性与轻薄微小化的需求，使芯片封装业必须朝高功 率、高密度、轻、薄与微小化等高精密度制程发展。随着微小化以及高运作速度需求的增加，多芯片封装构装在许多 电子装置越来越常见。多芯片构造可通过将两个或两个以上的芯片组 合在单一封装结构中，来使系统运作速度的限制最小化。常见的多芯片封装结构为并列式(side-by-side)，其将两个或以上的芯片彼此并排安 装于同一基板上。芯片与基板上的线路一般通过打线方式(wire bonding) 来完成。然而并排式多芯片封装结构的缺点为封装效率太低，因为基 板的面积会随着芯片数目增加而增加。立体式封装目前大致有两种方式，分别是封装上封装(Package on Package, PoP)以及封装内封装(Package in Package, PiP) 。 PoP是 一种很典型的3D封装，将两个独立封装完成的封装体以制程技术加以 堆叠。而PiP则是将一个单独且未上锡本文档来自技高网...

【技术保护点】
一种可重复堆叠的封装体，其特征在于，包含：一基板，具有一第一表面及一第二表面，并于该第一表面上定义出一芯片承载区，其中多个第一焊垫设置于该基板的该第二表面上；一芯片，设置于该基板上并暴露出一主动面，其中该主动面与该基板电性连接；多个第二焊垫，设置于该芯片的该主动面上；以及一封装胶体，设置于该基板的该第一表面上用以覆盖部分该芯片，其中该封装胶体于该主动面上构成一凹槽并暴露出该主动面上的该些第二焊垫；其中该可重复堆叠的封装体的该些第二焊垫相对应于另一该可重复堆叠的封装体的该些第一焊垫，而于该些第二焊垫与相对应的该些第一焊垫之间设置多个导电球以叠置该可重复堆叠的封装体。

【技术特征摘要】
1. 一种可重复堆叠的封装体，其特征在于，包含一基板，具有一第一表面及一第二表面，并于该第一表面上定义出一芯片承载区，其中多个第一焊垫设置于该基板的该第二表面上；一芯片，设置于该基板上并暴露出一主动面，其中该主动面与该基板电性连接；多个第二焊垫，设置于该芯片的该主动面上；以及一封装胶体，设置于该基板的该第一表面上用以覆盖部分该芯片，其中该封装胶体于该主动面上构成一凹槽并暴露出该主动面上的该些第二焊垫；其中该可重复堆叠的封装体的该些第二焊垫相对应于另一该可重复堆叠的封装体的该些第一焊垫，而于该些第二焊垫与相对应的该些第一焊垫之间设置多个导电球以叠置该可重复堆叠的封装体。2. 如权利要求l所述的可重复堆叠的封装体，其中，该芯片利用 至少一引线与至少一连接垫与该基板电性连接。3. 如权利要求2所述的可重复堆叠的封装体，其中，该连接垫设 置于该第一表面并分布于该芯片承载区之外的位置。4. 如权利要求3所述的可重复堆叠的封装体，其中，该连接垫设 置于该芯片承载区的周缘。5. 如权利要求2所述的可重复堆叠的封装体，其中，该封装胶体 覆盖该引线与该连接垫。6. 如权利要求l所述的可重复堆叠的封装体，其中，该芯片利用 一黏着元件或一非导体层设置于该基板上。7. 如权利要求1所述的可重复堆叠的封装体，其中，更包含一印 刷电路板与堆叠后的该可重复堆叠的封装体电性连接。8. 如权利要求l所述的可重复堆叠的封装体，其中，该些第一焊 垫为导电球焊垫。9. 如权利要求l所述的可重复堆叠的封装体，其中，该些第二焊 垫为凸块焊垫。10. —种可重复堆叠的封装体，其特征在于，包含一基板，具有一第一表面及一第二表面，并于...

【专利技术属性】
技术研发人员：陈建宏，叶昀鑫，陈明展，
申请(专利权)人：力成科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]