半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及一种半导体装置及其制造方法，该半导体装置具备：具有倾斜部和平坦部的元件分离膜、不在元件分离膜的倾斜部上形成而在平坦部上形成的保护膜、自被元件分离膜包围的活性区域的表面上横跨保护膜上形成的外部基极层。

【技术实现步骤摘要】

本专利技术涉及一种。技术背景近年来，伴随移动电话、个人用移动信息终端(PDA )、数码摄像机(DVC ) 及数码相机(DSC)这样的便携式电子设备的高性能化，正在寻求实现高集 成化及高速化的系统LSI。而且，作为实现高速动作的系统LSI的模块，基极 层由硅锗(SiGe)构成的半导体装置(异质结双极晶体管)备受关注。图13是现有的异质结双极晶体管的构造之一例。在现有的异质结双极晶 体管中，在p型硅半导体衬底101上形成有集电极层102。在集电极层102 的上部形成有元件分离膜103,其利用LOCOS (Local Oxidation of Silicon: 硅的局部氧化)法形成，且具有倾斜部103a及平坦部103b。在元件分离膜 103的表面上形成有由氧化硅膜(〕y膜)104及多晶硅膜105这两层构 造构成的保护膜109，使其覆盖倾斜部103a及平坦部103b。在被元件分离膜 103包围的区域(活性区域A)上及保护膜109上形成有SiGe层106 ( 106a 及106b)。在SiGe层106a上形成有硅膜107 ( 107a及107b )。另外，由SiGe 层106a及硅膜107a构成基极层。在硅膜107a上形成有发射极层113及发射 极电极108a。在发射极层113及发射极电极108a的侧面上形成有侧壁111。 另外，由SiGe层106b、硅膜107b、及形成于活性区域A的扩散层112a构成 外部基极层。目前，为进行元件的微细化，要将相邻的元件分离膜103的倾斜部103a 即突缘尽可能短地形成，且在元件分离膜103上形成基极电极。即，通过抑 制利用LOCOS法形成的元件分离膜103的倾斜部103a向才黄向的扩散，减少 元件分离区域的面积。但是，在进行元件的微细化时，当在倾斜部103a上形成氧化硅膜104及 多晶硅膜105时，在保护膜109的厚度引起的台阶的基础上，还加上倾斜部 103a引起的台阶，由此有更大的台阶产生。而且，在有这样的台阶的状态下形成SiGe层106b的情况下，存在SiGe层106b相对于该台阶部分的覆盖性 劣化的不良情况。其结果存在由于台阶部分的SiGe层106b的覆盖性劣化， 而不能稳定地制造可靠性高的双极晶体管(半导体装置)的问题。
技术实现思路
本专利技术第一方面提供一种半导体装置，其具备具有倾斜部和平坦部的 元件分离膜；不在元件分离膜的倾斜部上形成而在平坦部上形成的保护膜； 自被元件分离膜包围的活性区域的表面上横跨保护膜上形成的外部基极层。本专利技术第二方面提供一种半导体装置的制造方法，其包括在半导体衬 底上形成具有倾斜部和平坦部的元件分离膜的工序；按照不在元件分离膜的 倾斜部上形成而在平坦部上形成的方式形成保护膜的工序；按照自被元件分 离膜包围的活性区域的表面上横跨保护膜上的方式形成外部基极层的工序。附图说明图1是表示本实施方式的半导体装置的构造的剖面图； 图2是用于说明本实施方式的半导体装置的制造工序的剖面图； 图3是用于说明本实施方式的半导体装置的制造工序的剖面图； 图4是用于说明本实施方式的半导体装置的制造工序的剖面图； 图5是用于说明本实施方式的半导体装置的制造工序的剖面图； 图6是用于说明本实施方式的半导体装置的制造工序的剖面图； 图7是用于说明本实施方式的半导体装置的制造工序的剖面图； 图8是用于说明本实施方式的半导体装置的制造工序的剖面图； 图9是用于说明本实施方式的半导体装置的制造工序的剖面图； 图IO是用于说明本实施方式的半导体装置的制造工序的剖面图； 图11是用于说明本实施方式的半导体装置的制造工序的剖面图； 图12是用于说明本实施方式的半导体装置的变形例的剖面图； 图13是表示现有的双极晶体管的构造的剖面图。具体实施方式下面，参照附图说明将本专利技术具体化的实施方式。首先，参照图1对本专利技术一实施方式的半导体装置的构造进行说明。另外，本实施方式中，对SiGe基异质结双极晶体管中应用了本专利技术的情况进行说明。本实施方式的半导体装置中，在p型硅半导体衬底1的表面形成有由具 有作为集电极层2的功能的n型硅构成的外延层。在集电极层2的局部形成 有利用LOCOS法形成的氧化硅膜构成的元件分离膜3。另外，在元件分离膜 3上包围其周围的区域为活性区域Al。另外，元件分离膜3具有倾斜部3a 和平坦部3b。在元件分离膜3的平坦部3b上形成有由氧化硅膜4及多晶硅膜 5构成的双层构造的保护膜9。具体而言，在氧化硅膜4的表面上形成有多晶 硅膜5。在此，在本实施方式中，保护膜9不在元件分离膜3的倾斜部3a上形成 而在平坦部3b上形成。另外，保护膜9的活性区域Al侧的端部配置于从元 件分离膜3的倾斜部3a及平坦部3b的边界部分朝向与活性区域Al的相反侧 隔开规定间隔的位置。具体而言，保护膜9的端部配置在自活性区域Al和元 件分离膜3的倾斜部3a的边界部分与活性区域Al的相反侧离开约300nm左 右、且自元件分离膜3的倾斜部3a和平坦部3b的边界与活性区域A1的相反 侧离开约150nm左右的位置。即，氧化硅膜4及多晶硅膜5的各端部位于元 件分离膜3的平坦部3b上。另外，多晶硅膜5的端部位于比氧化硅膜4的端 部靠活性区域Al侧。另外，自集电极层2的活性区域A1上到保护膜9上，形成有SiGe层6。 具体而言，SiGe层6按照覆盖元件分离膜3的倾斜部3a、元件分离膜3的平 坦部3b的未被保护膜9覆盖的区域、和保护膜9的方式形成。另外，在SiGe 层6的表面上形成有硅膜7。在此，由SiGe层6中的活性区域Al上形成的 部分(SiGe层6a )和硅膜7的SiGe层6a上形成的部分(硅膜7a)构成基极 层。另外，在活性区域Al形成有扩散层12a，并且，由该扩散层12a、 SiGe 层6中的活性区域Al以外的区域形成的部分(SiGe层6b )、硅膜7的SiGe 层6b上形成的部分(硅膜7b)构成外部基极层12。另外，在外部基极层12 上注入有n型杂质。另外，在构成基极层的硅膜7a上形成有由n型扩散层构成的发射极层]3 。 在发射极层13上形成有发射极电极8a。另外，按照包围发射极电极8a及发 射极层13的方式形成侧壁绝缘膜11。另外，按照与构成外部基极层12的SiGe膜6b和硅膜7b的端部接触的方式形成有由多晶硅构成的侧壁8b。同样，在 与构成保护膜9的氧化硅膜4的一侧端部接触的位置也形成有由多晶硅构成 的侧壁8c。另外，按照覆盖侧壁8b及8c、氧化硅膜4的方式形成有氧化硅 膜14。在发射极电极8a及外部基极层12的各表面形成有用于将表面作成低电 阻层的硅化物膜(钴硅化物)15a及15b。在本实施方式中，如上所述，保护膜9不形成于元件分离膜3的倾斜部 3a上，而是形成于平坦部3b上。进而，此时，将保护膜9的端部配置于自元 件分离膜3的倾斜部3a及平坦部3b的边界部分朝向活性区域Al的相反侧隔 开规定间隔的位置。通过这样构成，可将在保护膜9的端部产生的台阶部分 和元件分离膜3的倾斜部3a引起的台阶部分形成在不同的位置，因此，与在 对保护膜9的端部产生的台阶增加了倾斜部3a引起的台阶时产生的台阶相 比，可将台阶的大小降低元件分离膜3的倾斜部3a引起的台阶的量。因此， 相应地，可抑制在将保护膜9的台阶上本文档来自技高网...

【技术保护点】
一种半导体装置，其具备：具有倾斜部和平坦部的元件分离膜；不在所述元件分离膜的倾斜部上形成而在所述平坦部上形成的保护膜；自被所述元件分离膜包围的活性区域的表面上横跨所述保护膜上而形成的外部基极层。

【技术特征摘要】
JP 2007-2-28 048247/071、一种半导体装置，其具备具有倾斜部和平坦部的元件分离膜；不在所述元件分离膜的倾斜部上形成而在所述平坦部上形成的保护膜；自被所述元件分离膜包围的活性区域的表面上横跨所述保护膜上而形成的外部基极层。2、 如权利要求1所述的半导体装置，其中，所述保护膜的所述活性区 域侧的端部配置在自所述元件分离膜的倾斜部及平坦部的边界部分朝向所 述活性区域的相反侧隔开规定间隔的位置。3、 如权利要求1所述的半导体装置，其中， 所述保护膜包含氧化硅膜和形成于所述氧化硅膜上的多晶硅膜，所述氧化硅膜的端部及所述多晶硅膜的端部位于所述元件分离膜的平 坦部上。4、 如权利要求3所述的半导体装置，其中，所述保护膜的多晶硅膜的 端部比所述氧化硅膜的端部靠所述活性区域侧。5、 如权利要求1所述的半导体装置，其中，所述外部基极层在所述平 坦部的未形成所述保护膜的区域上、所述倾斜部的表面上、所述保护膜的表 面上形成。6、 如权利要求1所述的半导体装置，其中，还具备在所述平坦部及所 述倾斜部的表面上和所述保护膜的表面上形成的底层，在所述底层的表面上形成有所述外部基极层。7、 如权利要求1所述的半导体装置，其中，所述外部基极层至少含有 SiGe层。8、 如权利要求7所述的半导体装置，其中，所述外部基极层包含所述SiGe层和形成于所述SiGe层上的硅膜， 在所述外部基极层的硅膜上形成有硅化物膜。9、 如权利要求7所述的半导体装置，其中，所述保护膜包含氧化硅膜 和形成于所述氧化硅膜上的多晶硅膜，并且，所述保护膜的多晶硅膜和所述 外部基极层的SiGe层接触。10、 一种半导体装置的制造方法，其包括在半导体衬底上形...

【专利技术属性】
技术研发人员：北村雄二，井原良和，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[]