半导体装置以及半导体装置的制造方法制造方法及图纸

一种半导体装置，其特征在于，该半导体装置具备：　　　　ＳｉＣ区域（２），其具有ｎ型导电性；　　　　杂质层（３），其形成在上述ＳｉＣ区域的表面内，并具有ｐ型导电性；以及　　　　ＪＴＥ层（５），其与上述杂质层邻接地形成，并具有ｐ型导电性，且杂质浓度低于上述杂质层，其中，　　　　上述ＪＴＥ层形成在从上述ＳｉＣ区域的上表面隔开预定的距离的位置，　　　　上述ＪＴＥ层的上方形成有具有ｎ型导电性的区域（１０）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种，特别涉及在SiC基板内形成有JTE层的半导体装置以及半导体装置的制造方 法。
技术介绍
以往以来，存在使用SiC基板的肖特基二极管、pn 二极管、 MOSFET等功率半导体装置。在该功率半导体装置中，为了防止电 场集中于pn结部，导入了各种终端结构。作为该多种终端结构之一， 有JTE ( Junction Terminataion Edge;结型终端边沿)结构(例如， 非专利文献l)。该JTE结构具有可通过离子注入容易地形成的特征。另外，该 JTE结构还具有如下特征将JTE层的载流子(carrier)浓度设计成 在绝缘击穿时使JTE层完全耗尽化即可，该JTE结构容易设计。另外，为了降低JTE表面的电场强度，还有利用第三层来被覆 pn结和JTE的技术(例如专利文献1 )。非专利文献 1 : B. Jayant Baliga 著，POWER SEMICONDUCTOR DEVICES, pplll - ppll3专利文献1:日本特表2002 一 507325号公报非专利文献l的JTE层易于受到JTE层和形成在该JTE层上的 保护膜的界面附近的电荷等(特别是固定电荷)的影响。而且，在该 界面附近的固定电荷量变化时，造成功率半导体装置的绝缘击穿电压 大幅下降。另外，在上述保护膜的形成条件等不同时，上述界面附近 的固定电荷量大幅变化，与此相伴，功率半导体装置的绝缘击穿电压 大幅变化。即，在具有非专利文献1的JTE结构的功率半导体装置中，难 以使绝缘击穿电压稳定。在使用SiC基板的功率半导体装置中，作为不易受到该JTE界 面附近的固定电荷量的影响的JTE结构，有专利文献1的JTE结构 (即，利用第三层来被覆pn结以及JTE)。但是，即使在专利文献1的JTE结构中，第三层未必一定是n 型的SiC,无法解决由于保护膜的形成条件不同，第三层和形成在其 上的保护膜之间的界面附近的固定电荷量大幅变化的问题。另外，存 在第三层不与SiC基板电连接且第三层的电位不稳定的问题。因此， 本专利技术的目的在于提供这样一种半导体装置及其制造方法在使用 SiC基板的半导体装置中，即使在具有JTE结构(JTE层)的情况下， 该JTE层几乎不会受到固定电荷的影响，可获得稳定的绝缘击穿耐 压。
技术实现思路
本专利技术的第1方面记载的半导体装置具备SiC区域，其具有n 型导电性；杂质层，其形成在上述SiC区域的表面内，并具有p型导 电性；以及JTE层，其与上述杂质层邻接地形成，并具有p型导电性， 且杂质浓度低于上述杂质层，其中，上述JTE层形成在从上述SiC区 域的上表面隔开预定的距离的位置，上述JTE层的上方形成有具有n 型导电性的区域。另外，第2方面记载的半导体装置具备SiC区域，其具有n型 导电性；第一杂质层，其形成在上述SiC区域的表面内，并具有p型 导电性；JTE层，其在上述SiC区域的表面内与上述第一杂质层邻接 地形成，并具有p型导电性，且杂质浓度低于上述第一杂质层；以及 第二杂质层，其至少形成在上述JTE层上，并具有n型导电性。另外，第4方面记载的半导体装置的制造方法具备如下的步骤 (A )在具有n型导电性的SiC区域的表面内，形成具有p型导电性的 杂质层的步骤；以及(B)对与上述杂质层邻接的区域的上述SiC区域实施离子注入，与上述杂质层邻接地形成杂质浓度低于上述杂质层的第一JTE层的步骤，其中，上述步骤(B)是通过使上述离子注入 的能量变化，从上述SiC区域的第一深度到没有到达上述SiC区域的 表面的第二深度形成上述第一 JTE层的步骤。另外，第6方面记载的半导体装置的制造方法具备如下的步骤 (A)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的 杂质层的步骤；以及(B)与上述杂质层邻接的区域的上述SiC区域 实施离子注入，与上述杂质层邻接地形成杂质浓度低于上述杂质层的 第一JTE层的步骤，其中，上述步骤(B)是通过使上述离子注入的 能量变化，从上述SiC区域的第一深度到上述SiC区域的表面进行p 型的离子注入后从上述SiC区域的表面到第二深度进行n型的离子注 入，从而形成上述第一 JTE层的步骤。另外，第8方面记载的半导体装置的制造方法具备如下的步骤 (a)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的 第一杂质层的步骤；(b)在上述SiC区域的表面内，与上述第一杂 质层邻接地形成杂质浓度低于上述第一杂质层的第一 JTE层的步骤； (c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形 成具有n型导电性的外延膜的步骤；以及(d)通过去除上述外延膜 的预定的部分，至少在上述第一 JTE层上保留具有n型导电性的第二 杂质层的步骤。另外，第10方面记载的半导体装置的制造方法具备如下的步骤 (a)在具有n型导电性的SiC区域的表面内，形成具有p型导电性的 第一杂质层的步骤；(b)在上述SiC区域的表面内，与上述第一杂 质层邻接地形成杂质浓度低于上述第一杂质层的第一 JTE层的步骤； (c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形 成具有n型导电性的外延膜的步骤；(d)通过去除上述外延膜的预 定的部分，至少在上述第一 JTE层上保留具有n型导电性的第二杂质 层的步骤；以及(e)对上述第二杂质层进行n型的离子注入的步骤。另外，第12方面记载的半导体装置的制造方法具备如下的步骤(a )在具有n型导电性的SiC区域的表面内，形成具有p型导电性的 第一杂质层的步骤；(b)在上述SiC区域的表面内，与上述第一杂 质层邻接地形成杂质浓度低于上述第一杂质层的第一 JTE层的步骤； (c)通过使用预定的掺杂剂的外延生长，在上述SiC区域上表面，形 成具有p型导电性的外延膜的步骤；(d)通过去除上述外延膜的预 定的部分，至少在上述第一 JTE层上保留具有p型导电性的第二杂质 层的步骤；以及(e)对上述第二杂质层进行n型的离子注入，使上 述第二杂质层成为n型的步骤。本专利技术的第1方面记载的半导体装置具备SiC区域，其具有n 型导电性；杂质层，其形成在上述SiC区域的表面内，并具有p型导 电性；以及JTE层，其与上述杂质层邻接地形成，并具有p型导电性， 且杂质浓度低于上述杂质层，其中，上述JTE层形成在从上述SiC区 域的上表面隔开预定的距离的位置，上述JTE层的上方形成有具有n 型导电性的区域，所以在JTE层的上方形成有保护膜的情况下，可形 成包括所谓的nMOS电容器结构的半导体装置。因此，即使使该保护 膜的形成条件变化，JTE层也几乎不会受到起因于此的固定电荷密度 的变化的影响。因此，半导体装置的绝缘击穿电压(耐压值)稳定。另外，本专利技术的第2方面记载的半导体装置具备SiC区域，其 具有n型导电性；第一杂质层，其形成在上述SiC区域的表面内，并 具有p型导电性；JTE层，其在上述SiC区域的表面内与上述第一杂 质层邻接地形成，并具有p型导电性，且杂质浓度低于上述第一杂质 层；以及第二杂质层，其至少形成在上述JTE层上，并具有n型导电 性，所以在JTE层的上方以覆盖第二杂质层的形式形成有保护膜的情 况下，可形成包括所谓的nMOS电容器结构的半导体装置。因此，即 使使该保护膜的形成条件变化，本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，其特征在于，该半导体装置具备SiC区域(2)，其具有n型导电性；杂质层(3)，其形成在上述SiC区域的表面内，并具有p型导电性；以及JTE层(5)，其与上述杂质层邻接地形成，并具有p型导电性，且杂质浓度低于上述杂质层，其中，上述JTE层形成在从上述SiC区域的上表面隔开预定的距离的位置，上述JTE层的上方形成有具有n型导电性的区域(10)。2. —种半导体装置，其特征在于，该半导体装置具备 SiC区域(2 ),其具有n型导电性；第一杂质层(3)，其形成在上述SiC区域的表面内，并具有p 型导电性；JTE层(5),其在上述SiC区域的表面内与上述第一杂质层邻 接地形成，并具有p型导电性，且杂质浓度低于上述第一杂质层；以 及第二杂质层(25),其至少形成在上述JTE层上，并具有n型 导电性。3. 根据权利要求2所述的半导体装置，其特征在于，上述第二 杂质层和上述SiC区域相连接。4. 一种半导体装置的制造方法，其特征在于，该半导体装置的 制造方法具备如下的步骤(A) 在具有n型导电性的SiC区域(2)的表面内，形成具有p 型导电性的杂质层(3)的步骤；以及(B) 对与上述杂质层邻接的区域的上述SiC区域实施离子注入， 与上述杂质层邻接地形成杂质浓度低于上述杂质层的第一 JTE层(5 )的步骤，其中，上述步骤(B)是通过使上述离子注入的能量变化，从上述SiC 区域的第 一深度到没有到达上述SiC区域的表面的第二深度形成上述 第一 JTE层的步骤。5. 根据权利要求4所述的半导体装置的制造方法，其特征在于， 上述步骤(B)是以满足NpxDp = NpoxDpo + NnxDn的条件的形式进行的， 此处，Np为上述第一 JTE层的杂质浓度， Dp为上述第一 JTE层的深度，Npo为直到上述SiC区域的表面为止形成JTE层时的第二 JTE 层(50)内的最佳的杂质浓度，Dpo为上述第二 JTE层的深度，Nn为存在于上述第一 JTE层上方的具有n型导电性的区域的杂 质浓度，Dn为存在于上述第一 JTE层上方的具有n型导电性的区域的深度。6. —种半导体装置的制造方法，其特征在于，该半导体装置的 制造方法具备如下的步骤(A )在具有n型导电性的SiC区域(2 )的表面内，形成具有p 型导电性的杂质层(3)的步骤；以及(B)对与上述杂质层邻接的区域的上述SiC区域实施离子注入， 与上述杂质层邻接地形成杂质浓度低于上述杂质层的第一 JTE层(5 ) 的步骤，其中，上述步骤(B)是通过使上述离子注入的能量变化，从上述SiC 区域的第一深度到上述SiC区域的表面进行p型的离子注入后，通过 使上述离子注入的能量变化，从上述SiC区域的表面到第二深度进行 n型的离子注入，从而形成上述第一 JTE层的步骤。7. 根据权利要求6所述的半导体装置的制造方法，其特征在于， 上述步骤(B)是以满足NpxDp - NpoxDpo + NnlxDnl的条件的形式进4亍的， 此处，Np为上述第一 JTE层的杂质浓度， Dp为上述第一 JTE层的深度，Npo为直到上述SiC区域的表面为止形成JTE层时的第二 JTE 层(50)内的最佳的杂质浓度，Dpo为上述第二 JTE层的深度，Nnl为存在于上述第一 JTE层上方的具有通过离子注入形成的 n型导电性的区域的杂质浓度，Dnl为存在于上述第一 JTE层上方的具有通过离子注入形成的 n型导电性的区域的深度。8. —种半导体装置的制造方法，其特征在于，该半导体装置的 制造方法具备如下的步骤(a )在具有n型导电性的SiC区域(2 )的表面内，形成具有p 型导电性的第一杂质层(3)的步骤；(b) 在上述SiC区域的表面内，与上述...

【专利技术属性】
技术研发人员：樽井阳一郎，大塚健一，今泉昌之，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：