沟槽型双层栅功率MOS结构实现方法技术

本发明专利技术公开了一种沟槽型双层栅功率ＭＯＳ结构实现方法，该方法包括：（１）沟槽刻蚀，厚栅氧化层生长；（２）第一层多晶硅的淀积；（３）第一层多晶硅的反刻；（４）湿法剥离沟槽侧壁的厚栅氧化层；（５）高密度等离子体氧化膜淀积；（６）湿法腐蚀高密度等离子体氧化膜；（７）薄栅氧化层生长；（８）第二层多晶硅淀积；（９）第二层多晶硅反刻；（１０）第二层多晶硅光刻，刻蚀；（１１）沟道体，源区的形成；（１２）接触孔、金属、钝化层形成。根据该方法制备的ＭＯＳ器件避免了现有技术中存在的两层多晶硅侧壁之间存在较薄的氧化层的结构，提高了击穿电压，同时通过反刻工艺的运用，减少一块光刻版，减低生产成本。

【技术实现步骤摘要】

本专利技术涉及一种沟槽型双层栅功率M0S结构的制备方法。
技术介绍
功率MOSFET (M0S结构的场效应晶体管)是低压范围内最好的功率开 关器件，以其输入阻抗高，低损耗、开关速度快、无二次击穿、安全工作 区宽、动态性能好，易与前极耦合实现大电流化、转换效率高等特性用于 处理电能，包含频率变换、功率变换和控制、DC/DC转换等。其生产工艺 进入亚微米、深亚微米时代，采用侧墙(Spacer)技术研制的小单元尺寸 第五代功率MOSFET和槽栅功率MOSFET工业化生产，元胞密度高达每平方 厘米4448.5万个，其精细工艺与微电子电路相当，新结构、新工艺还在 不断完善中，并向高压大电流、低压小功率、极低内阻、线性微波功率 M0S器件等方面发展。采用腐蚀挖槽工艺在管芯上开有沟槽的产品称为 Trench MOSFET (沟槽型M0S场效应晶体管)，沟槽结构的沟道是纵向。在 其侧壁可制作MOS的栅极，所占用面积比横向沟道小、进一步提高元胞密 度，在器件性能上可增强MOSFET的雪崩击穿能力，有效减少导通电阻， 降低驱动电压，成为追求超低通态漏源电阻性能的择优结构。沟槽型双层栅功率MOS器件具有击穿电压高，导通电阻低，开关速度 快的特性。在沟槽型双层栅功率MOS器件， 一种实现方法是浮置第一层多 晶硅，图1为一浮置第一层多晶硅的沟槽型双层栅功率MOS器件结构示意图，硅片100背面作为漏极，沟槽110里从下往上依次为厚栅氧化层102，位于第一层多晶硅103填充的沟槽部分四周；其上为第一层多晶硅103;高密度等离子体氧化膜104 (HDP oxide);第二层多晶硅105，在其填充 的沟道四周淀积了一薄栅氧化层108、沟槽之间的硅外延层101上制备沟 道体106和源极107。浮置第一层多晶硅的缺点在于，(以丽OS为例)由 于第一层多晶硅103与第二层多晶硅105的耦合作用，致使第一层多晶硅 电位大于0，从而吸引N型轻掺杂的硅外延层101中的电子到厚栅氧化层 102与硅外延层101的界面，相当于增大了硅外延层101的掺杂浓度，导 致击穿电压降低，限制了器件的耐压。另一种方法是通过光刻将沟槽中的 第一层多晶硅引出来接地(见图2)，第一层多晶硅可靠接地，加之第一 层多晶硅下面的厚栅氧化层作用，致使第一层多晶硅、厚栅氧化层、硅外 延层构成的MOS场效应管处于耗尽状态，相当于降低了厚栅氧化层与硅外 延层界面的掺杂浓度，降低了界面的电场强度，从而提高了器件的击穿电 压。现有制备沟槽型双层栅功率MOS结构(见图2)的工艺为(1)沟槽 201光刻，88度沟槽刻蚀，厚栅氧化层202生长；(2)同时掺杂的第一层 多晶硅203生长(DOPOS过程)；(3)第一层多晶硅203光刻，刻蚀；(4) 高密度等离子体氧化膜204 (HDP oxide)淀积；(5)湿法腐蚀沟槽内的 高密度等离子体氧化膜204，至第一层多晶硅上剩余一定厚度的高密度等 离子体氧化膜为止；(6)牺牲氧化层生长、剥离，薄栅氧化层206生长； (7)淀积第二层多晶硅205; (8)第二层多晶硅205的光刻、刻蚀；(9) 沟道体(BODY) 207，源区(SOURCE) 209形成；(10)接触孔、硼磷硅玻璃层(BPSG)208、金属和钝化层形成。上述沟槽型功率MOS器件中，硅衬 底200背面作功率MOS器件的漏极。按上述工艺制备出来的沟槽型双层栅功率MOS结构，为实现第一层多 晶硅的可靠接地，采用第一层多晶硅204填充整个沟槽并伸出硅平面来实 现第一层多晶硅接触孔的制备；其在制备第二层多晶硅接触孔时，其下填 充的第一层多晶硅也己完全填满沟槽并在硅平面以上凸出。因在具体工艺 处理过程中，在对应于第一层多晶硅203上面的高密度等离子体氧化膜 204进行湿法腐蚀过程中，由于湿法腐蚀具有各向异性的特点，使硅平面 上的第一层多晶硅203下面的厚栅氧化层202也被腐蚀掉了，以至于己经 腐蚀到沟槽的里面，这样在淀积第二层多晶硅以后，就使得第二层多晶硅 填入了第一层多晶硅下面(即图2虚线圆所示区域)。此外，由于伸出沟 槽表面以上的第一层多晶硅侧壁与第二层多晶硅之间仅有薄的栅氧化层 (即图3虚线圆所示区域)，而且使用干法刻蚀第一层多晶硅时会造成第 一层多晶硅侧面比较粗糙，容易造成两层多晶硅栅之间的击穿，严重影响 器件的应用。另外，由于第一层多晶硅在硅平面以上，该制备工艺在第一 层多晶硅侧面留有第二层多晶硅的侧墙(Spacer),不利于器件的等比例 縮小。
技术实现思路
本专利技术要解决的技术问题是提供一种沟槽型双层栅功率MOS结构实 现方法，根据此方法制备的沟槽型双层栅功率M0S器件能避免因从沟槽中 弓I出第一层多晶硅而造成的两层多晶硅栅侧壁之间容易漏电的问题。为解决上述技术问题，本专利技术的沟槽型双层栅功率MOS结构实现方法，包括如下步骤(1) 沟槽的刻蚀，厚栅氧化层生长；(2) 第一层多晶硅的淀积；(3) 第一层多晶硅的反刻；(4) 沟槽侧壁厚栅氧化层湿法剥离；(5) 高密度等离子体氧化膜淀积；(6) 湿法腐蚀高密度等离子体氧化膜；(7) 牺牲氧化层生长、剥离、薄栅氧化层生长；(8) 第二层多晶硅淀积；(9) 第二层多晶硅反刻；(10) 第二层多晶硅光刻，将需接地的第一层多晶硅上的第二层多晶 硅刻蚀掉；(11) 沟道体，源区的形成；(12) 接触孔、金属、钝化层形成。采用了本专利技术的方法制备沟槽型双层栅功率MOS器件，通过制备一伸 入沟槽内的第一层多晶硅接触孔，用金属把第一层多晶硅引出来接地，而 不是采用将第一层多晶硅填充满整个沟槽并高出硅平面来引出接触孔接 地的结构，故由本专利技术制得的沟槽型功率MOS器件避开了原来工艺中存在的引出来接地的第一层多晶硅侧壁与第二层多晶硅之间存在薄栅氧化层 的状态，提高器件的电学性能。同时因为没采用将第一层多晶硅引到沟槽 以上的作法，也避免了形成第二层多晶硅的侧墙，故适合于器件的等比例 縮小。另外，本专利技术中的工艺方法与现行通用的沟槽型双层栅功率M0S工艺完全兼容；且与现有工艺相比还可以节省一块光刻版，节省了整个器 件的生产成本。 附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明图1是浮置第一层多晶硅的沟槽型双层栅功率MOS器件结构示意图2是第一层多晶硅接地的沟槽型双层栅功率MOS器件结构示意图3是沿图2中A-A'截面的局部示意图4是本专利技术的工艺流程示意图5是本专利技术的第一层多晶硅淀积后的结构示意图6是本专利技术的第一层多晶硅反刻后的结构示意图7是本专利技术的高密度等离子体氧化膜淀积后的结构示意图8是本专利技术的湿法腐蚀高密度等离子体氧化膜后的结构示意图9是本专利技术的薄栅氧化层生长后的结构示意图IO是本专利技术的第二层多晶硅淀积后的结构示意图11是本专利技术的第二层多晶硅反刻后的结构示意图12是本专利技术的第二层多晶硅光刻、刻蚀后的结构示意图13是用本专利技术的方法制备的功率MOS器件结构示意图14是用本专利技术的方法制备的功率M0S器件的版图示意图15是沿图14中B-B'的截面沟槽部分结构示意图。具体实施例方式硅片ll为器件的衬底，硅片背面整个为该功率MOS器件的漏极，器 件的图案是在衬底硅上的硅外延层IO上制备的。图4给出了本专利技术的工艺流程，具体实施工艺如下(1) 沟槽12的制备和厚本文档来自技高网...

【技术保护点】
一种沟槽型双层栅功率ＭＯＳ结构实现方法，其特征在于，该方法包括如下步骤：（１）沟槽的刻蚀，厚栅氧化层生长；（２）第一层多晶硅的淀积；（３）第一层多晶硅的反刻；（４）沟槽侧壁厚栅氧化层湿法剥离；（５）高密度等离子体氧化膜淀积；（６）湿法腐蚀高密度等离子体氧化膜；（７）牺牲氧化层生长、剥离、薄栅氧化层生长；（８）第二层多晶硅淀积；（９）第二层多晶硅反刻；（１０）第二层多晶硅光刻，将需接地的第一层多晶硅上的第二层多晶硅刻蚀掉；（１１）沟道体，源区的形成；（１２）接触孔、金属、钝化层形成。

【技术特征摘要】
1、一种沟槽型双层栅功率MOS结构实现方法，其特征在于，该方法包括如下步骤(1)沟槽的刻蚀，厚栅氧化层生长；(2)第一层多晶硅的淀积；(3)第一层多晶硅的反刻；(4)沟槽侧壁厚栅氧化层湿法剥离；(5)高密度等离子体氧化膜淀积；(6)湿法腐蚀高密度等离子体氧化膜；(7)牺牲氧化层生长、剥离、薄栅氧化层生长；(8)第二层多晶硅淀积；(9)第二层多晶硅反刻；(10)第二层多晶硅光刻，将需接地的第一层多晶硅上的第二层多晶硅刻蚀掉；(11)沟道体，源区的形成；(12)接触孔、金属、钝化层形成。2、 按照权利要求1所述的沟槽型双层栅功率M0S结构实现方法，其 特征在于所述步骤(1)中沟槽的刻蚀为90度刻蚀工艺；所述步骤(2) 中第一层多晶硅的淀积工艺为先淀积不掺杂的多晶硅，后对所述多晶硅 进行磷掺杂。3、 按照权利...

【专利技术属性】
技术研发人员：马清杰，张朝阳，金勤海，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31[中国|上海]