移位寄存器、移位寄存器阵列以及显示装置制造方法及图纸

一种显示装置包含一移位寄存器阵列，该移位寄存器阵列包含多个移位寄存器，至少一移位寄存器包含一第一晶体管、一第二晶体管、一第三晶体管以及一驱动电路。第一晶体管的栅极及第一极接收一输入信号，第二晶体管的栅极耦接至第一晶体管的第二极，第二晶体管的第二极产生一输出信号，第二晶体管的第一极接收一时钟信号，第三晶体管用以拉下第二晶体管的栅极的电压电平，驱动电路因应输入信号及输出信号以决定第三晶体管的开关状态。

【技术实现步骤摘要】

本专利技术涉及一种移位寄存器、移位寄存器阵列以及显示装置；特别涉及一种利用输入、输出及时钟信号以降低内部晶体管处于长期偏压而造成晶体管特性的改变(stress)的移位寄存器、移位寄存器阵列以及显示装置。
技术介绍
目前多数的液晶显示器皆在面板外设置栅极驱动器(gate driver)与源极驱动器(source driver)，用以产生栅极脉冲信号(gate pulse signal)与数据信号(data signal)。然而，由于此方式的成本较高，其他替代方式因而产生，例如，在玻璃基板上制作由移位寄存器所组成的栅极驱动器，此即所谓的整合驱动电路。现今的主动矩阵液晶显示器(Active Matrix Liquid Crystal Display，简称AMLCD)多采用非晶硅薄膜晶体管工艺。在此工艺下，在玻璃基板上设置移位寄存器存在许多缺点。例如，在面板点亮之后，移位寄存器常常会因为处于长期偏压而导致面板表现异常。图1描绘了美国第2004/0046792号专利公开案所揭露的移位寄存器1，此一设计存在许多缺失。首先，节点B除了需要驱动负责上拉动作的晶体管104外，亦须驱动晶体管102与晶体管103。由于节点B的负载过重，延迟了移位寄存器1的输出。再者，为了使节点A有较好的效能，晶体管101与晶体管102的大小比例需大于1∶16。如此一来，晶体管101的VGS约等于VON-VOFF。此一高跨压造成流过晶体管101的电流变大，造成节点A处于长期偏压的状态。此外，由于节点E的电压高于0V，亦容易造成晶体管101处于长期偏压的状态。上述的设计缺失，导致使用此类移位寄存器1的面板无法长时间正确操作。图2是描绘图1的移位寄存器的时钟图，其中，CKV代表正相时钟；CKVB代表反相时钟；GOUT[N-1]、GOUT[N]及GOUT[N+1]分别代表不同级的移位寄存器输出信号。N-1为N的前一级，而N为N+1的前一级，而N为图1所示的该级移位寄存器。信号C代表图1中的节点B所需的理想时钟。由图2可看出，信号C可由CKV、GOUT[N-1]以及GOUT[N]所组成。然而前述所提到的偏压问题会导致信号C失真，造成移位寄存器的寿命减短。若液晶显示面板的材质为非晶硅，则移位寄存器的电路设计更须考虑晶体管所承受的偏压问题，使液晶显示面板的操作时间不受影响。图3描绘美国第2004/0165692号专利公开案所揭露的移位寄存器3，此移位寄存器3并未能克服此一问题。此设计中，由于节点D的电压高，故而使得晶体管301所承受的偏压过大，寿命因而减短，进而使得移位寄存器及面板的寿命减短。综上所述，现存的移位寄存器设计，其内部的晶体管承受的偏压皆过高，不仅延迟输出时间，同时也缩短面板的寿命。是故，如何减少移位寄存器的晶体管所承受的偏压，仍为极待研究的课题。
技术实现思路
本专利技术的一目的在于提供一种移位寄存器。该移位寄存器包含一第一晶体管、一第二晶体管、一第三晶体管以及一驱动电路。该第一晶体管具有一栅极、一第二极以及一第一极，该第一晶体管的该栅极及该第一极接收一输入信号。该第二晶体管具有一栅极、一第二极以及一第一极，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号。该第三晶体管用以拉下该第二晶体管的该栅极的电压电平。该驱动电路因应该输入信号及该输出信号以决定该第三晶体管的开关状态。本专利技术的另一目的在于提供一种移位寄存器阵列，该移位寄存器阵列具有多个串接的移位寄存器电路。至少一移位寄存器电路包含一第一晶体管、一第二晶体管、一第三晶体管以及一驱动电路。该第一晶体管具有一栅极、一第二极以及一第一极，该第一晶体管的该栅极及该第一极接收一输入信号。该第二晶体管具有一栅极、一第二极以及一第一极，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号。该第三晶体管用以拉下该第二晶体管的该栅极的电压电平。该驱动电路因应该输入信号及该输出信号以决定该第三晶体管的开关状态。本专利技术的又一目的在于提供一种显示装置，该显示装置包含一显示阵列以及一移位寄存阵列。该显示阵列具有多个像素。该移位寄存阵列具有多个移位寄存器，每一个移位寄存器用以驱动该显示阵列的一像素，至少一移位寄存器包含一第一晶体管、一第二晶体管、一第三晶体管以及一驱动电路。该第一晶体管具有一栅极、一第二极以及一第一极，该第一晶体管的该栅极及该第一极接收一输入信号。该第二晶体管具有一栅极、一第二极以及一第一极，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号。该第三晶体管用以拉下该第二晶体管的该栅极的电压电平。该驱动电路因应该输入信号及该输出信号以决定该第三晶体管的开关状态。藉由上述的安排，本专利技术可降低移位寄存器的靴带式电压的负载，以产生更好的效能，进而延长液晶面板的寿命。在参阅附图及随后描述的实施方式后，该
具有通常知识者便可了解本专利技术的其他目的，以及本专利技术的技术手段及实施态样。附图说明图1是描绘现有的移位寄存器的示意图；图2是描绘图1的移位寄存器的时钟图；图3是描绘现有的移位寄存器的示意图；图4A是描绘第一实施例的显示面板；图4B是描绘第一实施例的移位寄存阵列；图4C是描绘第一实施例的移位寄存器；图5是描绘所使用的电压时序图；图6是描绘使用的正相时钟图；图7A是描绘现有技术的上拉晶体管的栅极的电压值时序图；图7B是描绘第一实施例的上拉晶体管的栅极的电压值时序图；图8是描绘第二实施例的移位寄存器；图9A是描绘第一实施例在节点N2的电压值时序图；以及图9B是描绘第二实施例在节点N2的电压值时序图。附图符号说明1移位寄存器101晶体管102晶体管 103晶体管104晶体管A节点B节点E节点3移位寄存器301晶体管D节点4显示面板46移位寄存阵列 47数据驱动电路48栅极驱动电路 49显示阵列491像素 43第N级移位寄存器41第一驱动电路 42第二驱动电路401第一晶体管402第二晶体管403第三晶体管404第四晶体管405第五晶体管406第六晶体管407第七晶体管408第八晶体管409第九晶体管414第四晶体管415第五晶体管416第六晶体管417第七晶体管418第八晶体管419第九晶体管421第十一晶体管422第十二晶体管 423第十三晶体管424第十四晶体管N5节点8移位寄存器81第一驱动电路 82第二驱动电路810第十晶体管820第十晶体管N2节点 N3节点具体实施方式本专利技术的目的在于降低移位寄存器的靴带式电压的负载，以产生更好的效能，进而延长液晶面板的寿命。不仅如此，基于本专利技术，可使用双级反相器(dual stage inverter)来降低晶体管的操作电流，以及加入晶体管放电的操作元件，以增加电路设计在玻璃上的寿命。本专利技术的第一实施例为一显示装置。该显示装置包含一显示面板4如图4A所描绘，其具有一显示阵列49、一栅极驱动电路48、以及一数据驱动电路47。该显示阵列49包含多个像素491。图4B描绘该栅极驱动电路48所包含的一移位寄存阵列本文档来自技高网...

【技术保护点】
一种移位寄存器，包含：一第一晶体管，具有一栅极、一第二极以及一第一极，其中，该第一晶体管的该栅极及该第一极接收一输入信号；一第二晶体管，具有一栅极、一第二极以及一第一极，其中，该第二晶体管的该栅极耦接至该第一晶体管的该第二极 ，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号；一第三晶体管，用以拉下该第二晶体管的该栅极的电压电平；以及一驱动电路，因应该输入信号及该输出信号以决定该第三晶体管的开关状态。

【技术特征摘要】
1.一种移位寄存器，包含一第一晶体管，具有一栅极、一第二极以及一第一极，其中，该第一晶体管的该栅极及该第一极接收一输入信号；一第二晶体管，具有一栅极、一第二极以及一第一极，其中，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号；一第三晶体管，用以拉下该第二晶体管的该栅极的电压电平；以及一驱动电路，因应该输入信号及该输出信号以决定该第三晶体管的开关状态。2.如权利要求1所述的移位寄存器，其中，该第三晶体管具有一栅极、一第二极以及一第一极，该第三晶体管的该栅极耦接至该驱动电路，该第三晶体管的该第二极耦接至一电源，该第三晶体管的该第一极耦接至该第二晶体管的该栅极。3.如权利要求2所述的移位寄存器，该驱动电路包含一第四晶体管，具有一栅极、一第二极以及一第一极，该第四晶体管的该第二极耦接至该第三晶体管的该栅极，该第四晶体管的该第一极接收一第二时钟信号；一第五晶体管，具有一栅极、一第二极以及一第一极，该第五晶体管的该栅极接收该输入信号，该第五晶体管的该第二极耦接至该电源，该第五晶体管的该第一极耦接至该第三晶体管的该栅极；以及一第六晶体管，具有一栅极、一第二极以及一第一极，该第六晶体管的该栅极接收该输出信号，该第六晶体管的该第二极耦接至该电源，该第六晶体管的该第一极耦接至该第三晶体管的该栅极。4.如权利要求3所述的移位寄存器，该驱动电路更包含一第七晶体管，具有一栅极、一第二极以及一第一极，该第七晶体管的该栅极及该第一极接收该第二时钟信号，该第七晶体管的该第二极耦接至该第四晶体管的该栅极；一第八晶体管，具有一栅极、一第二极以及一第一极，该第八晶体管的该栅极接收该输入信号，该第八晶体管的该第二极耦接至该电源，该第八晶体管的该第一极耦接至该第四晶体管的该栅极；以及一第九晶体管，具有一栅极、一第二极以及一第一极，该第九晶体管的该栅极接收该输出信号，该第九晶体管的该第二极耦接至该电源，该第九晶体管的该第一极耦接至该第四晶体管的该栅极。5.如权利要求4所述的移位寄存器，其中，该驱动电路更包含一第十晶体管，该第十晶体管具有一栅极、一第二极以及一第一极，该第十晶体管的该栅极接收一第三时钟信号，该第十晶体管的该第二极耦接至该电源，该第十晶体管的该第一极耦接至该第四晶体管的该栅极。6.一种移位寄存器阵列，具有多个串接的移位寄存器电路，至少一移位寄存器电路包含一第一晶体管，具有一栅极、一第二极以及一第一极，其中，该第一晶体管的该栅极及该第一极接收一输入信号；一第二晶体管，具有一栅极、一第二极以及一第一极，其中，该第二晶体管的该栅极耦接至该第一晶体管的该第二极，该第二晶体管的该第二极产生一输出信号，该第二晶体管的该第一极接收一第一时钟信号；一第三晶体管，用以拉下该第二晶体管的该栅极的电压电平；以及一驱动电路，因应该输入信号及该输出信号以决定该第三晶体管的开关状态。7.如权利要求6所述的移位寄存器阵列，其中，该第三晶体管具有一栅极、一第二极以及一第一极，该第三晶体管的该栅极耦接至该驱动电路，该第三晶体管的该第二极耦接至一电源，该第三晶体管的该第一极耦接至该第二晶体管的该栅极。8.如权利要求7所述的移位寄存器阵列，该驱动电路包含一第四晶体管，具有一栅极、一第二极以及一第一极，该第四晶体管的该第二极耦接至该第三晶体管的该栅极，该第四晶体管的该第一极接收一第二时钟信号；一第五晶体管，具有一栅极、一第二极以及一第一极，该第五晶体管的该栅极接收该输入信号，该第五晶体管的该第二极耦接至该电源，该第五晶体管的该第一极耦接至该第三晶体管的该栅极；以及一第六晶体管，具有一栅极、一第二极以及一第一极，该第六晶体管的该栅极接收该输出信号，该第六晶体管的该第二极耦接至该电源，该第六晶体管的该第一极耦接至该第三晶体管的该栅极。9.如权利要求8所...

【专利技术属性】
技术研发人员：简志远，郭育如，赖明升，郑国兴，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]