半导体非易失性存储器件制造技术

一种半导体非易失性存储器件，其中存储单元的状态相对于器件中的每一个数据线来确定，以便自动控制编程的继续和暂停等。器件包括设置为阵列形式的非易失性半导体存储单元阵列、与多个存储单元组的控制栅共接的字线Ｗ１和Ｗ２及多个存储单元的漏极共接其上的数据线，各数据线都具有预充电电路、带有读出放大器和数据锁存器功能的数据保持电路和状态探测电路。再编程相对于连接到同一字线的所有存储单元（区段）同时进行。（*该技术在2014年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及到一种电可擦除及可编程半导体非易失性存储器件，更确切地说是一种半导体非易失性存储器件，其中程序的继续、暂停及再编程的程序验证能够在存储器件中自动得到检测和控制，从而有可能高速地进行再编程操作和程序验证操作并使器件本身小型化。与非式电可擦除的可编程只读存储器系统的再编程电路结构迄今已在1992年VLSI电路研讨会论文摘要第20-21页提出，它是作为一种对连接到同一字线的多个非易失性半导体存储元件(存储单元)控制栅的的数据同时进行电再编程的方法而提出的。图22、23和24解释了上述的常规例子。图22示出了常规的与非式电可擦除的可编程只读存储器的再编程电路结构。读写电路的两个门输入端通过验证电路连接到不同存储器阵列的数据线BLai和BLbi。该读写电路由触发器组成，在程序验证操作时起微分读出电路的作用，而在编程操作时起数据锁存电路的作用。当数据同时装入字线上多个存储单元时，各存储单元的阈值电压须设置在某一预定的正电压范围内。这样，在执行编程操作之后即读出字线上各存储单元的阈值电压(验证操作)，从而确定阈值电压是否落在为全部被编程的存储单元所预定的正电压范围之中。当阈值电压在此范围之外时，编程操作重复进行，直至阈值电压处于预定范围。在与非式可擦除的可编程只读存储器中，存储单元的阈值电压可由擦除操作而呈低电压状态(负的阈值电压)，也可由编程操作而呈高电压状态(正的阈值电压)。所谓完成编程操作就是对选定的字线加18伏电压、对相应于要编程的存储单元的数据线(选定的)加0伏电压、而对相应于不进行编程的存储单元的数据线(非选定的)加8伏电压。此外，装入的数据保持在读写电路的锁存器中，而未选定的数据线所用的8伏电压靠将读写电路的端电压Vrw增压到8伏来获得。在完成上述编程之后，利用验证电路来进行程序验证。图23示出了程序验证操作时的一个信号同步波形图。当选定存储单元阵列(a)边上的一个单元时，位线BLai电压被φpa预充电到电压Va＝(3/5)Vcc，即1.8伏。另一方面，位线BLbi的空位线(dummy bit lines)的电压被φpb预充电到Vb＝(1/2)Vcc，即1.5伏(t1到t2)。位线预充电之后，选定字线(CG)的电压降低到程序验证电压0.6伏，而Vcc加于未选定的字线(CG)。若被选定存储单元的阈值电压处于0.6伏或更低，在被选定的存储单元中就有电流流过，而且位线电压呈1.5伏或更低。另一方面，当存储单元的阈值电压高于0.6伏时，就没有电流，且位线电压维持在1.8伏的预充电电压(t2到t3)。所有字线(CG)都成为未选定状态之后，验证电路信号φav呈激活状态(Vcc)。当读写电路的锁存数据呈“1”(电压值为OV)时，MOS晶体管T1关断，位线BLai的电压保持在φav成为激活状态之前的电平。另一方面，当锁存器数据呈“0”(电压值为Vcc)时，MOS晶体管T1导通，位线BLai的电压呈1.5伏或更高(t3到t4)。当验证电路信号φav变低时(Vss)，读写电路进入平衡态(φp高，φn低，φe高)，此后由于验证电路信号φa和φb的激活而起数据保持电路的作用(t4及其以后)。位线BLai的电压由开型位线结构读出，且其编程之后读出的(程序验证)数据被再编程为读写电路的锁存器数据。图24给出了编程数据、再编程数据和存储单元数据之间的关系。为防止存储单元重复编程，当某一存储单元加有“1”(锁存器数据电压为OV)编程且存储单元的阈值电压在程序验证操作中达到0.6伏或更高时，应使锁存器数据电压为Vcc，即“0”编程。在前述现有技术中，对再编程扇区的每一位都进行了编程和程序验控制。然而，由于未曾探测和确定所有已被选定要编程的各个位是否已完成了编程，因而无法确定编程和程序验证的中止。因此，在现有技术中用自备定时器设定了足够的编程时间，而且在设定的编程时间内，使编程操作和程序验证操作重复进行。这就要求相对于将数据装入存储单元所需的编程时间来说，要设定一个包含余量的重复编程时间。而且，对编程中止的探测和确定操作是由位于半导体非易失性存储器件之外的系统(例如，自动控制照像系统之类的手提系统、手提译码器以及袖珍计算机)中的CPU来执行，这就要求半导体非易失性存储器件和系统之间的总线一直要保持相互连接，以便将半导体非易失性存储器中的存储单元数据传输到CP。于是出现下述问题，即在装入数据的时候，CPU被半导体非易失性存储器件的再编程控制所占据。本专利技术的第一个目的是解决上述问题并提供一种能够对区段信息执行电编程和擦除的半导体非易失性存储器件，同时又能保持半导体非易失性存储器件与系统之间的总线分离。再者，上述现有技术只在下列情况下才有效(1)在编程操作完成擦除之后，存储单元的阈值电压选择性地从低电压状态进入高电压状态以及(2)选定编程的漏极线加有)伏电压而未选定的漏线极加有正电压，如附图说明图19中a所示。然而，当(1)在编程操作完成擦除之后，存储单元的阈值电压选择性地从高电压状态进入低电压状态，以及(2)编程时选定编程的漏极线加有正电压而未选定的漏极线加有0伏电压时(如图19b所示)，则不可能控制存储单元编程的继续和中止。其理由将参照图20来解释。图20画出了在编程和程序验证过程中，字线上存储单元的状态。假设连接于数据线b1和b2的存储单元的阈值电压为高电压状态而连接于数据线b3和b4的存储单元的阈值电压为低电压状态。希望将其装入相应存储单元的那些数据示为初始装入数据。现在由于连接于数据线b2的存储单元具有高的阈值电压，因此要求进一步重复编程。由于数据线b4的存储单元具有低的阈值电压，下一次之后的编程操作就被中止。在常规的验证系统中，所有的数据线都被预充电而不管数据保持电路(相当于图22所示的读写电路)的锁存器数据如何。于是，当读电压加到字线上时，低阈值电压存储单元的数据线b3和b4电压变为0伏。由于数据保持电路的锁存器数据采用这种数据线状态重装入，之后依据锁存器数据使数据线充电，因此，数据线b2和b4以及保持预充电压的数据线b1由于数据保持电路的初始装入数据而呈3伏。于是，再装入数据就和希望中止再编程线b4及希望保持初始装入数据0伏线b1的数据不同。亦即，不可能将常规验证系统用于图19b所示的存储系统。本专利技术的第二个目的是对每一数据线确定其编程和程序验证过程的继续和中止，以及确定下列事实当通过编程操作使半导体非易失性存储元件(存储单元)的编程阈值电压选择性地从擦除后的高电压状态进入低电压状态，且选定的漏极线在编程时呈正电压而未选定的漏极线呈0伏电压时，变为编程目标的所有存储单元的编程都在该半导体非易失性存储器件内部就完成了。为达到上述目的，本专利技术提供了下述结构。亦即，各具有一个控制栅、一个浮栅、(floating gate)、一个漏极和一个源极的非易失性半导体存储单元组成阵列形式，多个控制栅由一个字线共连的存储单元组成一个区段，该区段中各存储单元的漏极连至不同的数据线，每一数据线至少有一个预充电电路、一个状态探测电路和一个数据保持电路，该字线连接于行地址译码器，预充电电路和状态探测电路连至一个控制信号发生电路。在本专利技术的半导体非易失性存储器件中，至少有一个字线被行地址译码器选定并加以正电压，从而本文档来自技高网...

【技术保护点】
一种半导体非易失性存储器件，它包含： 多个字线； 多个与上述多个字线相交的数据线； 多个非易失性半导体存储单元，其中每个都包括一个控制栅、一个浮栅、一个连接于上述多个字线之一的源极、以及一个连接于上述多个数据线之一的漏极； 多个预充电电路，每一个都连接于上述多个数据线的一个数据线； 多个状态探测电路，每一个都连接于上述多个数据线的一个数据线；以及 多个连接于上述多个数据线的每个数据线的数据保持电路； 其中，在用来从外部将数据装入上述多个存储单元的编程操作中， 上述多个数据保持电路储存加于上述存储器件的数据并在预定的时间内把所述加于上述存储器件的数据装入上述多个字线中的被选定字线相连的多个存储单元； 在上述选定的字线改为非选定之后，上述多个预充电电路根据保持在上述多个数据保持电路中的数据，将上述多个数据线预充电到某一电压； 储存在上述多个数据保持电路中的数据，根据连接于用重新选择上述被选定的字线的方法而被重新选定的字线的上述多个存储单元中的已编程的数据进行再编程； 上述状态探测电路对储存在上述多个数据保持电路中的再编程数据进行比较；以及 当储存在上述多个数据保持电路中的再编程数据互不相同时，在上述多个连接于上述重新选定的字线的存储单元中，储存在上述多个数据保持电路中的上述再编程过的数据再次在预定时间周期内被重编程。...

【技术特征摘要】
JP 1993-8-10 198180/931.一种半导体非易失性存储器件，它包含多个字线；多个与上述多个字线相交的数据线；多个非易失性半导体存储单元，其中每个都包括一个控制栅、一个浮栅、一个连接于上述多个字线之一的源极、以及一个连接于上述多个数据线之一的漏极；多个预充电电路，每一个都连接于上述多个数据线的一个数据线；多个状态探测电路，每一个都连接于上述多个数据线的一个数据线；以及多个连接于上述多个数据线的每个数据线的数据保持电路；其中，在用来从外部将数据装入上述多个存储单元的编程操作中，上述多个数据保持电路储存加于上述存储器件的数据并在预定的时间内把所述加于上述存储器件的数据装入上述多个字线中的被选定字线相连的多个存储单元；在上述选定的字线改为非选定之后，上述多个预充电电路根据保持在上述多个数据保持电路中的数据，将上述多个数据线预充电到某一电压；储存在上述多个数据保持电路中的数据，根据连接于用重新选择上述被选定的字线的方法而被重新选定的字线的上述多个存储单元中的已编程的数据进行再编程；上述状态探测电路对储存在上述多个数据保持电路中的再编程数据进行比较；以及当储存在上述多个数据保持电路中的再编程数据互不相同时，在上述多个连接于上述重新选定的字线的存储单元中，储存在上述多个数据保持电路中的上述再编程过的数据再次在预定时间周期内被重编程。2.根据权利要求1所述的半导体非易失性存储器件，其中的数据锁存电路包括一个触发式微分电路。3.根据权利要求1所述的半导体非易失性存储器件，进一步包括一个内部地址信号发生器，用来产生一个地址信号，以便在编程、擦除或读出时利用为选定的字线选择地址信号的方法来选择数据线。4.根据权利要求1所述的半导体非易失性存储器件，其中在编程时加于上述数据锁存电路的电压等于执行编程的存储单元的漏极电压。5.根据权利要求1所述的半导体非易失性存储器件，进一步包含一个预充电电路，上述预充电电路包含一个第一MOSFET，其中预充电信号加于栅极端而源极或者漏极端连接到数据线;一个第二MOSFET，其中上述数据保持电路的输出端连接到栅极，源极或者漏极端连接到第一MOSFET的另一端，而其另一端连到预充电用的电压引线;以及一个第三MOSFET，其中数据线选通信号加于栅极，一端连接到数据线而另一端连接到上述数据保持电路内的输出端。6.根据权利要求5所述的半导体非易失性存储器件，其中所述的预充电电路在编程验证...

【专利技术属性】
技术研发人员：田中利广，加藤正高，佐佐木敏夫，久米均，小谷博昭，古泽和则，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]