半导体存储器制造技术

一种半导体存储器，即使当两列（或行）不能正常运行时，它也能够进行工作。为了实现上述目的，根据本发明专利技术，该半导体存储器包括（Ｎ＋２）个存储器单元组，一个地址解码器，一个主选择信号输出电路，一个副选择信号输出电路，一个第一切换电路和一个第二切换电路。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及包括用于挽救故障单元等的冗余电路的半导体存储器。一些半导体存储器例如DRAM(动态随机存取存储器)包括用于改变预存储器单元、地址和存储器单元之间对应关系的电路(以后称为冗余电路)，因此即使存储器单元不能正常运行，存储器也能够作为存储器装置工作。用于上述半导体存储器的称为冗余电路的电路可以是采用ATD(地址转换检测器)的电路和称为移位冗余电路的电路。这些电路中采用ATD的冗余电路的电路结构复杂，启动列线所需的时间长。因此，采用移位冗余电路的半导体存储器由于其电路结构简单和启动列线迅速而日益得到广泛的应用。下面参照附图说明图13说明现有技术的移位冗余电路的结构和工作情况。如图所示，冗余电路主要由Y地址解码器10、选择电路15、列线切换电路20和列驱动器40构成。Y地址解码器10包括输入列地址AY的M个输入端(未示出)和N(＝2M)个与非门111-11N。在这些输入端和各个与非门11之间有多个逻辑门(未示出)，用来使对应于AY的一个与非门11输出“L”电平信号。选择电路15由熔断器161-16N和锁存电路17构成。熔断器161-16N串联连接，锁存电路17与熔断器16N相连。当访问半导体存储器时电平从“H”变为“L”的信号BSEL输入至熔断器161。BSEL还输入至锁存电路17。锁存电路17用来当无熔断器16断开时将电平对应于BSEL变化的一个信号输出至熔断器16N，而当熔断器16断开时输出“H”电平信号。列线切换电路20由反相器211-21N、反相器221-22N、NMOS231-23N、NMOS241-24N、PMOS251-25N+1和PMOS261-26N+1构成。反相器21K(K＝1至N-1)的输入端与选择电路15中的熔断器16K和熔断器16K+1之间的连接部分相连。此外，反相器21N的输入端与熔断器16N+1和锁存电路17之间的连接部分相连。反相器21K(K＝1至N)的输出端与PMOS23K的栅极、PMOS26K的栅极和反相器22K的输入端相连。反相器22K的输出端与PMOS24K的栅极和PMOS25K+1的栅极相连。NMOS23K(K＝1至N)的源极与NMOS24K的源极相连。来自地址解码器10中的与非门11K的信号输入至它们之间的连接部分。PMOS25K(K＝1至N+1)的源极与电源线(图中用箭头表示)相连。PMOS261的漏极与NMOS231的漏极相连，PMOS26K(K＝2至N)的漏极与NMOS23K的漏极和NMOS23K-1的漏极相连。此外，PMOS26N+1的漏极与NMOS23N的漏极相连。于是，“N+1”个信号从与NMOS261-26N的源极相关的连接部分取出，并被送至列驱动器40。列驱动器40由“N+1”个电路构成，每个电路包括PMOS41和反相器42。PMOS41K(K＝1至N+1)的源极与电源线相连。PMOS41K的漏极和栅极分别与反相器42K的输入端和输出端相连，反相器42K的输出送至列选择开关SWK，用于控制列线CLK。这就是说，当该半导体存储器被访问时，选择电路15根据熔断器16的状态，输出“N”个“L”或“H”电平信号。例如，当熔断器16P断开时，选择电路15将“P-1”个“L”电平信号送至反相器211-21P-1，将“N-P+1”个“H”电平信号送至反相器21P-21N。结果，其栅极被输入“H”电平信号的NMOS231-23P-1导通。而其栅极被输入来自反相器221-22P-1的“L”电平信号的NMOS241-24P-1截止。此外，其栅极被输入“L”电平信号的NMOS23P-23N截止，而其栅极被输入“H”电平信号的NMOS24P-24N导通。因此，来自Y地址解码器10中的与非门111-11P-1的信号分别经NMOS231-23P-1送至列解码器40中的反相器421-42P-1。此外，来自与非门11P-11N的信号分别经NMOS24P-24N送至列解码器40中的反相器42P+1-42N+1。这之后，当熔断器16P断开时，来自与非门111-11P-1的信号分别送至用于控制列线CL1-CLP-1的列选择开关SW1-SWP-1，而来自与非门11P-11N的信号分别送至用于控制列线CLP+1-CLN和冗余列线RCL的列选择开关SWP+1-SWN+1。这就是说，半导体存储器在未启动与列线CLP相连的存储器单元的情况下工作。于是，该半导体存储器的结构使得即使在存在故障存储单元的情况下，也能正常工作。然而具有上述结构的冗余电路有一个固有的问题，就是只可以挽救半导体存储器中一条列线。因此，本专利技术的一个目的是提供一种半导体存储器，即使当两列(或行)不能正常运行时，它也能够进行工作。为了实现上述目的，根据本专利技术，一种半导体存储器包括(N+2)个存储器单元组，一个地址解码器，一个主选择信号输出电路，一个副选择信号输出电路，一个第一切换电路和一个第二切换电路。(N+2)个存储器单元组首先分别通过(N+2)条控制信号线连接。当第一电势电平信号送至第一至第(N+2)条控制信号线时，存储器单元组导通。根据输入的地址信号，地址解码器输出第一至第N个控制信号，其中一个假定是第一电势电平，其余假定是第二电势电平。主选择信号输出电路输出第一信号电平信号作为第一至第P个主选择信号，输出第二信号电平信号作为第(P+1)个至第N个主选择信号。构造主选择信号输出电路，使其能够设置P的值。能够设置Q的值的副选择信号输出电路输出第一信号电平信号作为第一至第Q个副选择信号，输出第二信号电平信号作为第(Q+1)个至第(N+1)个副选择信号。第一切换电路具有第一至第(N+1)个主控制信号输出节点和第一至第N个主控制信号输入节点，第一至第N个控制信号从地址解码器输入至这些输入节点。根据来自主选择信号输出电路的第一至第N个主选择信号，第一切换电路将第一至第P个主控制信号输入节点分别与所述第一至第P个主控制信号输出节点电连接。此外，第一切换电路将第(P+1)至第N个主控制信号节点分别与第(P+2)至第(N+1)个主控制信号输出节点电连接。另外，第一切换电路将第二电势电平信号输出至第(P+1)个主控制信号输出节点。第二切换电路具有与第一至第(N+2)条控制信号线相连的第一至第(N+2)个副控制信号输出节点，和与第一切换电路的第一至第(N+1)个主控制信号输出节点相连的第一至第(N+1)个副控制信号输入节点。第二切换电路将第一至第Q个副控制信号输入节点分别与第一至第Q个控制信号输出节点电连接，并且将第(Q+1)至第(N+1)个副控制信号输入节点分别与第(Q+2)至第(N+2)个副控制信号输出节点电连接，以及根据副选择信号输出电路给出的第一至第(N+1)个副选择信号，将第二电势电平信号输出至第(Q+1)个副控制信号输出节点。根据这样构成的半导体存储器，被访问的N个存储器单元组的组合可以通过设置P和Q来加以改变。因此，即使当两个存储器单元组(两列或行线)不能正常运行时，该半导体存储器也能够正常地工作。根据本专利技术的半导体存储器实际上包括采用第一切换电路，该电路包括第一至第N个常态NMOS和第一至第N个冗余NMOS，以及第二切换电路，该电路包括第一至第(N+1)个常态NMOS和第一至第(N+1)个冗余NM本文档来自技高网...

【技术保护点】
一种半导体存储器，包括： （Ｎ＋２）个存储器单元组，当第一电势电平信号送至第一至第（Ｎ＋２）条控制信号线时，每个存储器单元组导通； 地址解码器，用于根据输入的地址信号，输出第一至第Ｎ个控制信号，其中一个假定是第一电势电平，其余假定是第二电势电平； 主选择信号输出电路，能够设置Ｐ的值，用于输出第一信号电平信号作为第一至第Ｐ个主选择信号，输出第二信号电平信号作为第（Ｐ＋１）个至第Ｎ个主选择信号； 副选择信号输出电路，能够设置Ｑ的值，用于输出电路输出第一信号电平信号作为第一至第Ｑ个副选择信号，输出第二信号电平信号作为第（Ｑ＋１）个至第（Ｎ＋１）个副选择信号； 第一切换电路，具有第一至第（Ｎ＋１）个主控制信号输出节点和第一至第Ｎ个主控制信号输入节点，第一至第Ｎ个控制信号从地址解码器输入至这些输入节点，根据来自所述主选择信号输出电路的第一至第Ｎ个主选择信号，第一切换电路将第一至第Ｐ个主控制信号输入节点分别与第一至第Ｐ个主控制信号输出节点电连接，并且将所述第（Ｐ＋１）至第Ｎ个主控制信号节点分别与所述第（Ｐ＋２）至第（Ｎ＋１）个主控制信号输出节点电连接，以及将第二电势电平信号输出至第（Ｐ＋１）个主控制信号输出节点；以及 第二切换电路，具有与第一至第（Ｎ＋２）条控制信号线相连的第一至第（Ｎ＋２）个副控制信号输出节点，和与所述第二切换电路的第一至第（Ｎ＋１）个主控制信号输出节点相连的第一至第（Ｎ＋１）个副控制信号输入节点，将所述第一至第Ｑ个副控制信号输入节点分别与所述第一至第Ｑ个控制信号输出节点电连接，并且将所述第（Ｑ＋１）至第（Ｎ＋１）个副控制信号输入节点分别与所述第（Ｑ＋２）至第（Ｎ＋２）个副控制信号输出节点电连接，以及根据所述副选择信号输出电路给出的第一至第（Ｎ＋１）个副选择信号，将第二电势电平信号输出至所述第（Ｑ＋１）个副控制信号输出节点。...

【技术特征摘要】
JP 1996-2-23 036189/961.一种半导体存储器，包括(N+2)个存储器单元组，当第一电势电平信号送至第一至第(N+2)条控制信号线时，每个存储器单元组导通；地址解码器，用于根据输入的地址信号，输出第一至第N个控制信号，其中一个假定是第一电势电平，其余假定是第二电势电平；主选择信号输出电路，能够设置P的值，用于输出第一信号电平信号作为第一至第P个主选择信号，输出第二信号电平信号作为第(P+1)个至第N个主选择信号；副选择信号输出电路，能够设置Q的值，用于输出电路输出第一信号电平信号作为第一至第Q个副选择信号，输出第二信号电平信号作为第(Q+1)个至第(N+1)个副选择信号；第一切换电路，具有第一至第(N+1)个主控制信号输出节点和第一至第N个主控制信号输入节点，第一至第N个控制信号从地址解码器输入至这些输入节点，根据来自所述主选择信号输出电路的第一至第N个主选择信号，第一切换电路将第一至第P个主控制信号输入节点分别与第一至第P个主控制信号输出节点电连接，并且将所述第(P+1)至第N个主控制信号节点分别与所述第(P+2)至第(N+1)个主控制信号输出节点电连接，以及将第二电势电平信号输出至第(P+1)个主控制信号输出节点；以及第二切换电路，具有与第一至第(N+2)条控制信号线相连的第一至第(N+2)个副控制信号输出节点，和与所述第二切换电路的第一至第(N+1)个主控制信号输出节点相连的第一至第(N+1)个副控制信号输入节点，将所述第一至第Q个副控制信号输入节点分别与所述第一至第Q个控制信号输出节点电连接，并且将所述第(Q+1)至第(N+1)个副控制信号输入节点分别与所述第(Q+2)至第(N+2)个副控制信号输出节点电连接，以及根据所述副选择信号输出电路给出的第一至第(N+1)个副选择信号，将第二电势电平信号输出至所述第(Q+1)个副控制信号输出节点。2.根据权利要求1的半导体存储器，其中所述第一切换电路包括第一至第N个常态NMOS，用于当分别馈送具有第一信号电平的第一至第N个主选择信号时，将第一至第N个主控制信号输入节点与第一至第N个主控制信号输出节点电相连；以及第一至第N个冗余NMOS，用于当分别馈送具有第二信号电平的第一至第N个主选择信号时，将第一至第N个主控制信号输入节点与第二至第(N+1)个主控制信号输出节点电相连，所述第二切换电路包括第一至第(N+1)个常态NMOS，用于当分别馈送具有第二信号电平的第一至第(N+1)个副选择信号时，将第一至第(N+1)个副控制信号输入节点与第一至第(...

【专利技术属性】
技术研发人员：佐藤贤治，松下裕一，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]