存储装置制造方法及图纸

本发明专利技术的目的旨在提供不影响先有的多端口ＤＲＡＭ的长处、通过混合搭载作为暂时缓冲器使用的ＤＲＡＭ、缩小板面积从而性能价格比优异的存储器，为了达到该目的，本发明专利技术的存储器将多端口ＤＲＡＭ和通用ＤＲＡＭ集成在１个芯片上，使２种ＤＲＡＭ的Ｘ地址连续，共用Ｙ地址，共用控制端子，致力于更新控制。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器的电路方式。
技术介绍
近年来，由于国际互联网络等的普及，将摄影拍摄的照片数据直接存入计算机的数码相机市场迅速地成长起来。图2表示先有的数码相机的简单的框图。下面，参照图2说明数码相机系统的内部处理。为了简单起见，下面将数码相机简称为「相机」。图像信息通过a的CCD进入相机。然后，摄取的图像数据由b的输入部IC变换为数字信号，存入e的图形存储器。在中级以上的相机中，作为图形缓冲器，通常，多数使用称为多端口DRAM或VRAM的存储器。该多端口DRAM是具有进行与一般的DRAM完全相同的动作的DRAM端口和描绘CRT或液晶图像的可以进行串行存取的SAM端口的2端口的世界标准化的存储器。并且，从CCD存入的数据，作为相机的用户用眼睛看到的动图像，不断写入多端口DRAM，可以通过h的编码器、i的D-A变换器、j的缓冲器进行图像输出或者通过k的液晶显示板等实际进行观察。这就是和即时地用电视机观看用电视摄像机拍摄的图像完全相同的电路动作。此外，在一般的相机中，在d的键输入部分有快门，利用由ROM、RAM、微处理器核心、I／O端口、DMA控制器、总线状态控制器、定时器等构成的c的数码相机控制器从按下快门时停止a的CCD输入，开始进行e的多端口DRAM存储的图像信息(按下快门瞬间的图像)的图像压缩。该e的多端口DRAM存储的信息作为一定的块信息取出，其压缩结果暂时存储到f的缓冲存储器(通常，使用通用DRAM)中。这里，在压缩多端口DRAM存储的图像信息并向f的缓冲存储器传送的期间，多端口DRAM的SAM端口和按下快门之前一样继续进行视频输出。这时，由于没有从CCD传送来新的图像信息，所以，视频输出的图像是静止图像(压缩的图像就是该视频输出的静止图像)。该图形存储器不是使用2端口的上述多端口DRAM而是像先有的通用存储器那样使用1端口的存储器时，在按下快门进行图像压缩的途中则不进行视频输出，即用户看到的画面是全黑的。因此，作为相机的商品价值，对于使用多端口DRAM的相机而言，那就太差了。不使用该多端口DRAM、在按下快门进行图像压缩的期间不继续进行图像输出时，目前，对于图像输出则必须重新使用别的图像存储器。另外，将在后面叙述，还有使用将来打算置换通用DRAM的非常高速的同步方式DRAM(SDRAM)、分时进行图像压缩和图像输出的方法。这样，对于图形重新使用别的存储器时，将增加板上的搭载面积，增加零部件数，所以，成本将提高。另外，使用非常高速的同步方式DRAM(SDRAM)时，则控制复杂，并且对存储器的存取(由于用2端口进行压缩和图像输出)不得不增加为2倍以上，动作安全系数的确保非常苛刻，从而控制设计十分困难。下面，详细说明图2的e的多端口DRAM。图3是先有的多端口DRAM电路图。首先，说明输入到图3的I的控制信号发生单元的输入信号的功能。为了简单起见，虽然在图3中省略了，但是，实际上从Ⅰ的控制信号发生单元发生的控制信号输入图3中的各电路，控制多端口DRAM的存取动作。RAS／是行地址选通信号，CAS／是列地址选通信号，WE／是允许写入信号，DT／OE是数据传送信号和输出控制信号，SC是串行时钟信号，SE／是允许串行存取信号。下面，说明各元件的连接关系。如图3所示，由1个存储器单元容量和1个晶体管构成的存储器单元单位Cij(i=1～n、j=1～m∶m、n为任意的整数)与字线WLj(j=1～m∶m为任意的整数)和相补信号线即位线对BLi、BLi／(i=1～n∶n为任意的整数)中的某一个连接。读出放大器SAk(k=1～n∶n为任意的整数)连接在位线BLi、BLi／之间。作为BLi、BLi／的开关装置的晶体管Trai、Trai／(i=1～n∶n为任意的整数)连接在位线对BLi、BLi／的左端部与数据总线D、D／之间。作为BLi、BLi／的开关装置的晶体管Trbi、Trbi／(i=1～n∶n为任意的整数)和作为串行数据总线SD、SD／的开关装置的晶体管Trci、Trci／(i=1～n∶n为任意的整数)串联连接在位线对BLi、BLi／的右端部与串行数据总线SD、SD／之间。由相对的反相器构成的触发电路Fi(i=1～n∶n为任意的整数)连接在Trbi与Trci的连接部和Trbi／与Trci／的连接部之间。这样，就由存储器单元单位Cij、相补信号线即位线对BLi和BLi／、读出放大器SAk、晶体管Trai和Trai／、晶体管Trbi和Trbi／、晶体管Trci和Trci／以及触发电路Fi构成列单位Ci(i=1～n∶n为任意的整数)。从地址端子ADD输入地址时，地址发生单元D输出Y地址YA。该Y地址YA输入Y译码单元B，Y译码单元B输出列单位选择输出信号YDi。该列单位选择输出信号YDi是用于开关Trai、Trai／的信号。另外，地址单元D的输出即X地址XA输入X译码单元A，该X译码单元A选择字线WLi。另外，地址单元D的输出部与串行地址发生单元J的输入部连接，该串行地址发生单元J输出串行地址SA，该串行地址SA输入到串行译码单元F。该串行译码单元F输出用于开关Trci、Trci／的列单位选择输出信号YSDi。数据总线D、D／与具有I／O端子的输入输出单元E连接，串行数据总线SD、SD／与具有SI／O端子的输入输出单元G连接。下面，参照图4说明图3的多端口DRAM的动作。这时里的动作模式说明与页模式的读周期对应。首先，按图4所示的各时刻说明DRAM动作。首先，在时刻tO，RAS／下降，取入从地址端子ADD输入的外部输入即X地址XAD。该XAD输入到地址发生单元D，发生内部X地址XA。该内部X地址XA输入到X译码单元。X译码单元从字线群中选择根据XA选择的字线WLi。因此，在该相同时刻附近，WLi上升。然后，WLi连接的所有的存储器单元单位信息(微量电荷)传送给预先充电到电源电压的一半的Vcc／2的位线对中的一方，使在所有的相补位线之间发生微小的电位差。该微小的电位差由读出放大器放大，从而所有的相补位线间的电位差被放大，成为Vcc。在时刻t1，CAS／下降，取入从地址端子ADD输入的外部输入即Y地址YAD。该YAD输入到地址发生单元D，发生内部Y地址YA，并输入到Y译码单元B。Y译码单元B从列单位群中选择例如根据YA选择的列单位Ci。即，Y译码输出YDi上升，使Trai、Trai／导通，向数据总线D、D／传送位线对BLi、BLi／上的放大的信息。该信息通过数据总线D、D／传送给输入输出单元E．，由端子I／O输出。在时刻t4，CAS／下降，和时刻t1一样，从地址端子ADD取入下一个Y地址YAD(这里，假定Y地址是增量输入)。该YAD输入到地址发生单元D，发生内部Y地址YA，并输入到Y译码单元B。Y译码单元B从列单位群中选择根据YA选择的列单位Ci+1。即，使Y译码输出YDi+1上升，使Trai+1、Trai+1／导通，向数据总线D、D／传送位线对BLi+1、BLi+1／上的被放大的信息。该信息通过数据总线D、D／传送给输入输出单元E．，由端子I／O输出。通过反复进行以上的动作，便可进行DRAM部分的页模式的读出。在时刻t6，RAS／、CAS／上升，WLi下降。在时刻t7，BLi、BLi／补偿到V本文档来自技高网...

【技术保护点】
一种可以随机存取的半导体存储装置，其特征在于：具有 输入外部地址信号、发生内部Ｘ地址和内部Ｙ地址的地址发生单元； 发生串行地址的串行地址发生单元； 由输入上述内部Ｘ地址的第１Ｘ译码单元、输入上述内部Ｙ地址的第１Ｙ译码单元所连接的存储器单位群构成的第１存储器阵列和与上述第１Ｙ地址译码单元连接的第１数据总线构成的１端口的第１存储器结构成分； 由连接输入上述内部Ｘ地址的第２Ｘ译码单元、输入上述内部Ｙ地址的第２Ｙ译码单元的存储器单位群构成的第２存储器阵列和与上述第２Ｙ译码单元连接、并与上述第１数据总线连接的第２数据总线； 由与上述第２存储器阵列连接的数据寄存单元、与上述数据寄存单元连接的输入上述串行地址的串行译码单元和与上述串行译码单元连接的第３数据总线构成的至少具有２端口的第２存储器结构成分； 具有与相互连接的第１数据总线和第２数据总线连接的输入输出端子的第１输入输出单元； 至少具有与第３数据总线连接的输出端子的第２输入输出单元； 和输入用于从外部控制由上述结构元素构成的存储器的控制信号并发生控制可以进行存储器存取的存储器周边电路的内部控制信号的控制信号发生单元。...

【技术特征摘要】
JP 1996-10-30 288603/961．一种可以随机存取的半导体存储装置，其特征在于具有输入外部地址信号、发生内部X地址和内部Y地址的地址发生单元；发生串行地址的串行地址发生单元；由输入上述内部X地址的第1X译码单元、输入上述内部Y地址的第1Y译码单元所连接的存储器单位群构成的第1存储器阵列和与上述第1Y地址译码单元连接的第1数据总线构成的1端口的第1存储器结构成分；由连接输入上述内部X地址的第2X译码单元、输入上述内部Y地址的第2Y译码单元的存储器单位群构成的第2存储器阵列和与上述第2Y译码单元连接、并与上述第1数据总线连接的第2数据总线；由与上述第2存储器阵列连接的数据寄存单元、与上述数据寄存单元连接的输入上述串行地址的串行译码单元和与上述串行译码单元连接的第3数据总线构成的至少具有2端口的第2存储器结构成分；具有与相互连接的第1数据总线和第2数据总线连接的输入输出端子的第1输入输出单元；至少具有与第3数据总线连接的输出端子的第2输入输出单元；和输入用于从外部控制由上述结构元素构成的存储器的控制信号并发生控...

【专利技术属性】
技术研发人员：高杉敦，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]