在加电期间控制电路响应的装置制造方法及图纸

本发明专利技术的电路包括有门控电路，它响应具有有效态和非有效态第一控制信号和第二外加控制信号。第一控制信号由电源电路产生，电源电路响应所用外加工作电压而产生“内部”工作电压，产生的第一控制信号在内部工作电压达到预定值时为有效态。门控电路的输出产生第三控制信号，在第一控制信号已处于并保持其有效态，且只当第二控制信号由非有效态变为有效态时，第三控制信号才能启动。门控电路防止芯片在加电时工作在非预期模式下。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及在加电期间控制如存储器芯片等集成电路(ICs)或芯片。加电(power-up)是指为使芯片工作而向芯片加电使之初始化。初始化过程是将芯片内部信号设置为初始逻辑电平。逻辑电平包括逻辑低或0，逻辑高或1。一般0相当于零电位，而1相当于芯片的工作电压VDD。一般来说，IC包括各种不同的工作模式，如正常和测试模式，或执行各种不同的功能。不同的芯片模式或功能由一个或多个外部控制信号控制。激励一个或多个此类控制信号可使芯片工作在一定的工作模式下或执行特定的功能。这些外部控制信号或系统电平信号由系统内其它ICs芯片产生。芯片的某些外部控制信号通常为有效的低电平信号。事实上，无法预知某些外部控制信号是不是有效的低电平信号。例如，至少在系统电平，各个ICs不是同时加电的。当芯片加电时，芯片的内部信号被初始化并被置为指定电平。芯片就绪信号的发出意味着芯片已经初始化完毕并可以工作。典型地，当工作电压加至IC的各个子电路使之达到预定电平时，就会发出芯片就绪信号。然而，系统内不同的芯片占用不同的加电时间。这样，就有可能一个(第一)芯片先于另一(第二)芯片发出就绪信号。例如，如果第二芯片为第一芯片产生外部控制信号，问题就发生了。因为当第一芯片的某些控制信号为有效的低电平时，第二芯片的不完全初始化会使第一芯片的外部控制信号处于有效和非预期状态。例如这会使IC无意中进入测试模式，取决于控制信号的起用。正如所属领域的技术人员所知道的，这样的结果不是人们所希望的，因为用户可能认为芯片正工作于正常模式。传统的做法是，为保证IC工作于预定的或正常模式，控制信号会在IC进入正常工作模式前循环数个附加时间段。为解释上述问题，下面将说明在传统的动态随机存储器(DRAM)IC中如何会遇到这样的问题。在以下的讨论中，包括对本专利技术的详细说明，附标“n”或“p”可附加于控制信号或作为它的首字母缩写。“n”表示当此信号为“低电平”(即有效的低)时为有效的，“p”指当此信号为“高电平”(即有效的高)时为有效的。附图说明图1表示例如计算机系统的DRAM芯片7和存储控制器9。在系统加电期间，工作电压VDD和地电位(GND)提供给包括控制器和存储芯片在内的各个电路。芯片内的升压激励电路(boost pump)60接收VDD和GND并产生一个“提升”电压VPP作为响应。VPP，其幅度一般大于VDD，被分配给芯片内各个子电路。另外，升压激励电路60提供一个CHRDYp信号。当VPP到达所希望的电平时，升压激励电路产生一个有效的CHRDYp信号，表示各芯片已准备就绪可以工作了。存储器芯片与控制器通过RASn、CASn和WEn信号相联系。这些信号来自控制器，并且连至存储器芯片作为外部控制信号，以支配存储器芯片的功能。具体地，RASn是存储器芯片的外部主控信号。这样，RASn需为有效的以便开始工作。例如，当行地址为有效时，使RASn降为低电平时，一次例行的记忆存取就开始了。当列地址被激励时，CASn降为低电平。存取操作或为读出或为写入，取决于WEn是高电平还是低电平。RAS接口50接收RASn和CHRDYp信号作为输入，并提供一个输出RAS内部(RINTp)信号。RINTp是个内部信号，用以与CAS和WEn一起来控制各个子电路。正如所示那样，当CHRDYp和RASn都有效时，RINTp也是有效的。存储器芯片也包括不同的工作模式，如正常和测试模式。测试模式使用户能测试存储器芯片。在测试模式中，如读和写等存储器存取操作与正常模式不同。设置测试模式译码器80用来控制芯片的工作模式。它接收RINTp、CASn和WEn信号，并产生输出信号TMp。有效的TMp信号使存储器芯片工作在测试模式下。由于RINTp来自RASn，它有效地起着确定芯片工作模式的作用。在常规的DRAMs中，在加电期间会出现一个问题。当CHRDYp变有效时，若RASn、CASn和WEn信号也为有效的，则存储器芯片进入测试模式。由于RASn、CASn和WEn是有效的低电平信号，这种情况就很容易发生。例如，若控制器初始化的时间长于存储器芯片，当CHRDYp有效时，由于控制器还没有完全加电，RASn、CASn和WEn都是低电平的。在这种情况下就会引起存储器芯片无意中进入测试模式，使芯片工作状态改变。因此，由上面的讨论可知，防止IC在加电期间无意进入非预期的模式是我们所希望的。一个实施本专利技术的电路包括一个电源电路，它响应于外加工作电压，以产生内部工作电压及指示内部工作电压状态的第一控制电压。当内部工作电压达到预定值时，第一控制信号由非有效(inactive)状态变为有效(active)态。具有有效态和非有效态的第一控制信号和外部供给的第二控制信号被送至一个响应于这两个控制信号的门电路。这个门电路产生第三(内部)控制信号，该信号只有在如下情况才变为有效态，即第二控制信号为非有效态而第一控制信号为有效态，随后第二控制信号由其非有效态变为有效态而第一控制信号仍为有效态。在本专利技术的一个实施例中，电源电路和门电路都是存储电路的一部分，存储电路包括排列成行和列的存储器单元列阵及选择存储器列阵的激励行的行译码器。译码器包括输入装置，用来接收待译码的地址信号，以选择存储器列阵的特定行。第三控制信号用来控制行译码器的可操作性，只有当第三控制信号为有效态时行译码器才被启动。本专利技术的实施例也可包括预充电电路，它与行译码电路耦合，响应于非有效态的第三控制信号，将行译码器预充电并输出去激励状态信号。在实施本专利技术的存储器电路中，外加行地址选通信号(RASn)被送至控制电路，而芯片就绪信号(CHRDYp)也送到控制电路。当为使存储器电路工作而产生的内部电压达到可工作的电平时，CHRDYp信号变为有效态。控制电路产生一输出信号，定义为内部行地址选通信号(RINTp)，用以控制行译码器，行译码器驱动存储译列阵的各个行。RTNTp信号只在以下情况下才成为有效态，即RASn信号为非有效而CHRDYp信号为有效时，然后RASn信号由非有效态变为有效态，而CHRDYp仍为有效态。这就保证了芯片在加电时不会工作在非预期的模式下。在各附图中，同样的参考标记表示同样的元件；图1是现有技术的存储器系统的部分的框图；图2是本专利技术的控制电路的框图；图3是实施本专利技术的控制电路的示意图；图4A-B是依照本专利技术产生的控制信号的波形图。本专利技术涉及一种控制电路，它控制集成电路(IC)在加电期间的响应。为便于讨论，在上下文中对本专利技术的描述是以存储器IC或芯片为例的，如随机存取存储器(RAMs)，包括动态RAMs(DRAMs)、静态RAMs(SRAMs)和同步DRAMs(SDRAMs)。然而，本专利技术也可应用于一般的ICs。本专利技术的控制电路参见图2。控制电路用来控制芯片的加电，以产生所需的响应。如图所示，控制电路包括逻辑电路，它响应于内部和外部信号320和330而产生输出信号340。例如，内部信号是表示芯片加电的信号。外部信号是控制信号，表示对芯片的存取操作。此外，外部信号也是用来确定IC工作模式的信号。例如输出信号340是个内部控制信号，在有效时使芯片工作。控制电路禁止IC在加电期间进入非预期的工作模式。在一个实施例中，当外部输入信号已是有效的，或是当内部信本文档来自技高网...

【技术保护点】
一种存储器芯片，包括： 产生内部控制信号的控制电路，它包括： 接收第一输入信号的第一输入端，具有有效态和非有效态，有效态表示存储器芯片已准备就绪可以工作，非有效态表示存储器芯片还未就绪不能工作， 接收第二输入信号的第二输入端，具有有效态和非有效态，输入信号是个外部控制信号，在有效态时外部控制信号使存储器芯片开始工作， 传送输出信号的输出端，输出信号具有响应于第一和第二输入信号的有效态和非有效态，输出信号是内部控制信号， 其中当第一或第二输出信号为非有效态时，控制电路使输出信号处于非有效态，当第一信号为有效态接着第二信号也变为有效态时，控制电路使输出信号变为有效态。

【技术特征摘要】
【国外来华专利技术】US 1997-6-27 8840811．一种存储器芯片，包括产生内部控制信号的控制电路，它包括接收第一输入信号的第一输入端，具有有效态和非有效态，有效态表示存储器芯片已准备就绪可以工作，非有效态表示存储器芯片还未就绪不能工作，接收第二输入信号的第二输入端，具有有效态和非有效态，...

【专利技术属性】
技术研发人员：马丁布罗克斯，弗朗兹弗赖马瑟，迈克基利安，纳奥卡茨米亚马基，西洛沙夫洛瑟，
申请(专利权)人：西门子公司，株式会社东芝，
类型：发明
国别省市：DE[德国]