高速半导体存储器件制造技术

本发明专利技术提供一种半导体存储器件，其能将数据写入存储区及从存储区读出数据，其具有切换单位数据的电路，单位数据包含多个字节，所述单位数据对于至少一个数据写或读操作作为一个单位连续传输，从而，根据存储区的被指定的地址，首先传输与被指定地址对应的数据，接着以预定的基本循环顺序连续传输剩余的数据，由此如果指定了存储区的任意一地址，则连续传输包含多个字节的作为一个单位的单位数据，而不会干扰切换与存储区相连的字线的操作。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器件，更具体的涉及用于高速数据读和写操作的能够改变猝发传输的数据顺序的高速半导体存储器件。近来针对计算机所存在的一个问题是在所发展的高速中央处理器(CPU)与C动态随即存储存储器(DRAM)之间的高速性能方面存在很大差别。为了解决上述问题，所采取的方法是在CPU与诸如DRAM的主存储器之间设置高速缓冲存储器，从而CPU可访问高速缓冲存储器。此高速缓冲存储器与诸如DRAM相比具有较小的容量，但可进行高速的读和写的存取操作。此高速缓冲存储器具有作为存储在主存储器中的一部分数据的复制数据。这些复制数据包含多个数据组，每个数据组包含多个与存储在各数据块中的连续地址对应的数据。CPU可以访问高速缓冲存储器用于从其读出所需的复制数据。然而，如果高速缓冲存储器不具有所需的复制数据，在CPU第二次访问高速缓冲存储器的自由存储区用于读出所需的复制数据之前，存储在主存储器中的当前所需的数据的复制数据被设置在高速缓冲存储器的自由存储区内。然而，如果高速缓冲存储器不具有用于存储任何复制数据的自由存储区，则需要程度较小的数据被从高速缓冲存储器转换到主存储器，以便在CPU访问高速缓冲存储器用于读出所需的复制数据之前在高速缓冲存储器的自由存储区中形成自由存储区，用于制造主存储器中当前所需的复制数据。因此，需要主存储器高速访问高速缓冲存储器用于对应于连续地址的连续数据列的读和写的操作。针对此需要，已对DRAM进行了改进，用于对对应于连续地址的数据进行猝发传输，其中只有标题地址被指定用于此标题地址数据的读和写的操作，同时标题数据结合有与外部提供的参考时钟信号同步的以数据列形式对应于标题地址后的连续地址的后续数据。同步DRAM和高速静态随机存储存储器(SRAM)为能进行猝发传输的传统的改进的主存储器。用于猝发传输的数据列的长度为猝发的长度。通常的，具有第一页面模式的DRAM连续进行数据传输，从而在传输下一列之前已经传输了一列。改进的通常目的的DRAM的传输速度在50MHz仅为20ns。同时，同步DRAM几乎与改进的通常目的的DRAM进行读和写数据的数据传输所用的时间基本相同。然而，同步DRAM可以多路进行内部的处理，用于一组多个数据的同时的写和读的操作，从而明显的缩短数据传输的时间，以便对应于所谓的作为猝发传输频率的100MHz或更高频率的参考时钟信号在有效的传输速度下进行数据传输。同时，预-读取系统通过多路内部处理倍乘可有效提高主存储器的数据输入和数据输出速度，在此预-读取系统中，存储器并行于多个数据组的多个内部处理进行工作。顺序的进行数据输入，为此顺序输入或进入的数据被暂时锁存以积累与在并行内部处理中所处理的数据数量相同的数据，用于进行多个数据组的并行的多个数据处理，其中被暂时锁存的数据数等于并行内部处理的数目。并行内部处理分别需要单独的参考时钟信号，为此需要与并行内部处理相同数量的参考时钟信号。然而，上述的传统的预-读取系统半导体存储器件存在下面的问题。为了进行以每n-字节为单位的猝发传输，标题地址的低有效位和时钟的计数彼此相合以进行以n-字节为单位的数据的写和读的操作。在此情况下，所读出的数据包含标题地址数据和随后的(n-1)-字节的具有连续地址的数据。例如，现在假设从n-字节数据D0-Dn-1的n-字节数据读出四个字节。如果D0被指定作为标题地址，然后读出数据D0-D3。如果D1被指定作为标题地址，则读出数据D1-D4。如果D2被指定作为标题数据，则读出数据D2-D5。如果Dk被指定作为标题数据，则读出数据Dk-Dk+3，其中k为从0到n-4。进一步假设用于存储数据的存储单元阵列包含四个与公共字线相连的数据块。为了读出数据D0-D3，需要指定相同的公共字线。为了读出数据D1-D4，有必要同时指定用于读取D1-D3的第一公共字线和随后的用于读取数据D4的第二公共字线。也即，与存储数据D1-D3的存储单元相连的第一公共字线被触发用于在第一公共字线进入关闭状态之前读取数据D1-D3，然后在原位选择与存储数据D4的存储单元相连的第二公共字线，进一步与该存储单元相连的位线变为超出预-充电状态，从而保证读出放大器触发与存储数据D4的存储单元相连的字线用于读出数据D4。在切换字线期间，CPU需要连接等待数据处理的过程。读取数据D1-D4的过程比读取数据D0-D3的过程复杂的多。这些工艺的描述是公知的，并适用于读的操作。用于读写对应于连续地址的连续数据的时间依赖于是否需要将与存储部分连续数据的存储单元相连的公共字线切换进与存储剩余部分连续数据的存储单元相连的不同的公共字线中。如果需要，用于读写连续数据的时间主要依赖于上述字线切换操作所需的时间。这样很难获得半导体存储器件的高速存储性能。在上述的情况下，需要发展出新型的的半导体存储器件，用于高速数据读和写操作的猝发传输。相应的，本专利技术的一个目的是提供一种可克服上述问题的新型的半导体存储器件。本专利技术的另一个目的是提供一种新型的高速半导体存储器件，用于高速数据读和写操作的猝发传输。本专利技术的第一方面提供一种切换单位数据的顺序的方法，其对于至少一个数据读和写的操作，将要连续传输的多个字节作为一个单位，其中，根据存储区所指定的地址，通过对单位数据的任意顺序的切换，从而首先传输与所指定地址对应的单位数据的数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了存储区的任何一地址，则包含多个字节的单位数据作为一个单位被连续传输，不会干扰切换与存储区相连的字线的操作。本专利技术的第二方面提供一种半导体器件，其能将数据写入存储区中并能从存储区读取数据，其中半导体器件具有用于切换单位数据顺序的电路，用于至少一个读和写操作中将包含多个字节的单位数据作为一个单位连续传输，从而，根据存储区所指定的地址，首先传输与所指定地址对应的单位数据的数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了存储区的任何一地址，则包含多个字节的单位数据作为一个单位被连续传输，不会干扰切换与存储区相连的字线的操作。本专利技术的第三方面提供一种半导体存储器件，其包含存储单元阵列；写-数据-锁存电路，用于接收与外部提供的时钟信号同步按时间顺序输入的数据，从而写-数据锁存电路并行输出包含多个字节的多个单位数据；时钟计数器，用于计数外部提供的时钟；地址解码器，用于解码对应于输入数据的地址的标题地址的低有效位；数据-顺序切换电路，其与时钟电路相连，用于从时钟计数器接收计数的时钟，数据-顺序切换电路与地址解码器相连，用于从地址解码器接收被解码的低有效位，数据-顺序切换电路还与写-数据锁存电路相连，用于包含多个字节的单位数据的并行输出，以便切换包含作为一个单位将要被连续传输的多个字节的单位数据的顺序，从而，根据被解码的低有效位和所计数的时钟数值，首先传输与由被解码的低有效位所指定地址的单位数据的一相应数据，接着以预定的基本的循环顺序连续传输单位数据的剩余数据，由此如果指定了任何一地址，则包含多个字节的单位数据被作为一个单位连续传输到存储单元阵列，不会干扰用于将数据写入存储单元阵列的切换与存储区相连的字线的操作，同样操作数据-顺序切换电路，切换作为一个单位从存储单元阵列连续传输的读单位数据的顺序，从本文档来自技高网...

【技术保护点】
一种切换包含多字节的单位数据的方法，所述单位数据对于至少一个数据写或读操作被作为一个单位连续传输，其特征在于： 其中，根据存储区的所指定的地址，通过对所述单位数据的任意顺序的切换，从而首先传输与所述指定地址对应的所述单位数据的一相应数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了所述存储区的任何一地址，则包含所述多个字节的所述单位数据作为一个单位被连续传输，不会干扰切换与所述存储区相连的字线的操作。

【技术特征摘要】
JP 1998-1-7 001688/981．一种切换包含多字节的单位数据的方法，所述单位数据对于至少一个数据写或读操作被作为一个单位连续传输，其特征在于其中，根据存储区的所指定的地址，通过对所述单位数据的任意顺序的切换，从而首先传输与所述指定地址对应的所述单位数据的一相应数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了所述存储区的任何一地址，则包含所述多个字节的所述单位数据作为一个单位被连续传输，不会干扰切换与所述存储区相连的字线的操作。2．根据权利要求1所述的方法，其特征在于所述预定基本循环顺序被设定为这样一种顺序，即当设定了所述单位数据中的最初地址数时设定其顺序。3．根据权利要求1所述的方法，其特征在于构成所述单位数据的所述多字节的数目为2i，其中i为自然数。4．根据权利要求1所述的方法，其特征在于根据所述被指定的地址和所计算的时钟值间的EXOR逻辑值切换所述单位数据的顺序，设定所述时钟的计数操作在与所述字节数相同的周期内进行。5．根据权利要求4所述的方法，其特征在于如果构成所述单位数据的所述多字节的数目为“m”，则所述指定的地址由标题地址的低有效位给出，并设定所述低有效位由log2m给出。6．根据权利要求1所述的方法，其特征在于通过多个彼此互连构成具有多个信号路径的切换装置的切换操作切换所述单位数据的任意顺序，从而并根据所述指定的地址选择其中的任何一个，设定如果构成所述单位数据的所述多字节数为“m”，则由标题地址的低有效位给出所述指定的地址，其中所述低有效位的数目由log2m给出，所述切换装置的数目由m2给出。7．一种将数据写入存储区及从所述存储区读出数据的半导体存储器件，其特征在于所述半导体存储器件具有用于切换单位数据顺序的电路，其中所述的单位数据包含多个字节，且单位数据对于至少一个数据写或读操作被作为一个单位连续传输，从而，根据存储区所指定的地址，首先传输与所述指定的地址对应的所述单位数据中的一相应数据，接着以预定的基本的循环顺序连续传输剩余的数据，从而如果指定了所述存储区的任何一地址，则包含所述多个字节的所述单位数据作为一个单位被连续传输，不会干扰切换与所述存储区相连的字线的操作。8．根据权利要求7所述的半导体器件，其特征在于所述预定基本循环顺序被设定为这样一种顺序，即当设定了所述单位数据中的最初的地址数时设定其顺序。9．根据权利要求7所述的半导体器件，其特征在于构成所述单位数据的所述多字节的数目为2i，其中i为自然数。10．根据权利要求7所述的半导体器件，其特征在于操作所述电路以计算所述被指定的地址和所计算的时钟值间的EXOR逻辑值，设定所述时钟的计数操作在与所述字节数相同的周期内进行，从而操作所述电路根据EXOR的所述计算的逻辑值和时钟的所述计算值切换所述单位数据的顺序。11．根据权利要求10所述的半导体器件，其特征在于如果构成所述单位数据的所述多字节的数目为“m”，则所述指定的地址由标题地址的低有效位给出，设定所述低有效位由log2m给出。12．根据权利要求所述的半导体器件，其特征在于所述电路包含多个切换装置的互连网络以形成多个信号路径，从而所述切换装置根据所述指定的地址选择所述多个路径中的任何一个，设如果构成所述单位数据的所述多字节数为“m”，则由标题地址的低有效位给出所述指定的地址，其中所述低有效位的数目由log2m给出，所述切换装置的数目由m2给出。13．一种半导体存储器件，其特征在于包含存储单元阵列；写-数据-锁存电路，用于接收与外部提供的时钟信号同步按时间顺序输入的数据，从而所述写-数据锁存电路并行输出包含多个字节的多个单位数据；时钟计数器，用于计数外部提供的时钟；地址解码器，用于解码对应于所述输入数据的地址中标题地址的低有效位；数据-顺序切换电路，与所述时钟计数器相连，用于从所述时钟计数器接收计数的时钟，所述数据-顺序切换电路与所述地址解码器相连，用于从所述地址解码器接收被解码的低有效位，所述数据-顺序切换电路还与所述写-数据锁存电路相连，用于接收包含多个字节的所述单位数据的所述并行输出，以便切换包含作为一个单位将要被连续传输的多个字节的所述单位数据的顺序，从而，根据被解码的所述低有效位和所述计数的时钟数值，首先传输对应由所述被解码的低有效位所指定的地址的所述单位数据的一相应数据，接着以预定的基本的循环顺序连续传输所述单位数据的剩余数据，由此如果指定了任何一地址，则包含所述多个字节的所述单位数据被作为一个单位连续传输到所述存储单元阵列，不会干扰用于将所述数据写入所述存储单元阵列的切换与所述存储区相连的字线的操作，所述数据-顺序切换电路还切换作为一个单位从存储单元阵列连续传输的读单位数据的顺序，从而，根据所述被解码的低有效位和所述计数的时钟数值，首先从所述数据-顺序切换电路输出对应由被解码的所述低有效位所指定的用于读操作的地址的所述读-单位数据的数据，接着以所述预定的基本的循环顺序连续输出所述读-单位数据的剩余数据，由此如果指定了任何一地址，则包含所述多个字节的所述单位数据被作为一个单位从所述存储单元阵列连续传输，不会干扰用于从所述存储单元阵列读取所述数据的切换所述字线的操作；及读-数据锁存电路，其与所述数据顺序切换电路相连，用于接收来自所述数据-顺序切换电路的输出，以实现与所述时钟信号同步的所述读-数据的时序输出。14．根据权利要求13所述的半导体器件，其特征在于所述预定基本循环顺序被设...

【专利技术属性】
技术研发人员：中川敦，加藤义之，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]